降低半导体器件中有效介电常数的器件和方法 【技术领域】
本发明一般涉及一种半导体器件及其制造方法，更具体地，涉及一种半导体器件以及在电介质材料内制造亚光刻特征(sublithographic features)以降低这样材料的有效介电常数的方法。
背景技术
为了制造微电子半导体器件，例如集成电路(IC)，在硅晶片上选择地沉积许多不同的金属和绝缘层。例如，绝缘层可以是二氧化硅、氧氮化硅、氟硅玻璃(FSG)等。这些绝缘层沉积在金属层之间，即，层间电介质(ILD)层，可以作为层之间的电绝缘或用于其它已知功能。通常由已知的方法来沉积这些层，例如通过离子增强化学气相沉积(PECVD)、化学气相沉积(CVD)或其它工艺来沉积。
金属层由通过刻蚀在层间绝缘层中通路的金属化而互连。此外，在电介质(绝缘)层内分别地提供互连。为了完成互连，堆叠的金属和绝缘层经过光刻处理，以便提供与预定的IC设计一致的图形。作为示例，可以由光反应聚合物材料的光刻胶层覆盖结构的顶层，用于经过掩模来图形化。然后使用可见光或紫外光的光刻工艺通过掩模施加在光刻胶层上，以按照掩模图形曝光光刻胶层。可以在晶片衬底的顶部提供抗反射(ARC)层，以使光刻胶层反射的光最小化，用于更一致地处理。可通过各向异性或各向同性刻蚀以及湿法或干法刻蚀来执行刻蚀，这取决于材料的物理和化学特性。不考虑制造工艺，为了使超大规模集成电路(VLSI)中器件元件的集成度最大化，必须增加元件的密度。
尽管由于二氧化硅材料的热稳定性和机械强度而使用其作为绝缘材料，但是近年来已经发现通过使用较低介电常数的材料可以获得更好的器件性能。通过使用较低介电常数地绝缘材料，能够降低结构的电容，从而增加器件速度。但是，使用例如SiLK(Midland，Ml的Dow化学公司制造)的有机低k电介质材料倾向于具有比例如二氧化硅的传统电介质材料更低的机械强度。在一些应用中，已经发现在器件中与其它材料组合的下面的材料具有某一有效介电常数，例如：(i)未掺杂的硅玻璃(USG)的K为4.1，Keff大约为4.3；(ii)USG和氟硅玻璃(FSG)(K为3.6)双层的Keff大约为3.8；(iii)有机硅玻璃(OSG)的K为2.9，Keff大约为3.0；(iv)多孔OSG的K为2.2，多孔OSG和OSG双层的Keff大约为2.4。
通过构建具有低k电介质或混合低k电介质堆叠的器件，降低了布线电容耦合的大层内线至线型成分，因此使低k材料的正效益最大化，同时提高了最终完成器件的整体坚固性和可靠性。混合氧化物/低k电介质堆叠结构比“全部低k”电介质叠层更坚固，已知“全部低k”电介质叠层相对更容易受到由高CTE(热膨胀系数)的有机和半有机低k电介质引起的热循环压力导致的通路电阻劣化或通路分层剥离的影响。然而，电介质的整体强度在较低的介电常数时明显降低。
虽然如此，即使采用包括例如混合氧化物/低k电介质堆叠结构的较低介电常数材料，通过在互连与通路之间的电介质材料中形成中空的沟渠降低多层结构的有效K(Keff)或电介质材料的K，仍有可能进一步提高器件的电性质。沟渠是真空填充的并且介电常数约为1。通过使用这样的沟渠，可使用较高介电常数的电介质材料本身增加结构的整体强度，而不会降低电性质。
在已知的系统中，已经使用亚分辨率光刻工艺来产生这样的沟渠。这通常包括新的制造工艺和成套工具，由此增加了半导体器件的整体制造成本。此外，在亚分辨率光刻工艺中，必须在空地方内刻蚀宽的沟槽，其不能够通过ILD PECVD沉积来修剪。因此，尽管沟渠产生了低的线-线电容，但对于宽线仍然保持高的线-线电容。当然，这影响器件的整体电性质。此外，在靠近高层面的通路附近能够出现气隙，其产生了在这些区域的电镀液或金属填充的危险。最后，在已知的工艺中，也需要提供各向同性刻蚀，其可以刻蚀互连的下面使互连失去支撑或浮置，因此降低了器件的整体结构性能和电性能。
本发明还涉及这些和其它问题的解决。
【发明内容】
在本发明的第一方面中，一种用于制造结构的方法包括为具有绝缘层的结构提供至少一个互连，并在绝缘层上形成亚光刻模板掩模(sub lithographic template mask)。使用选择刻蚀步骤，通过亚光刻模板掩模刻蚀绝缘层，以形成跨过至少一个互连侧壁的亚光刻特征。
在本发明的另一个方面，该方法包括为具有绝缘层的结构提供多个互连，并在绝缘层上形成阻挡结构。该方法还包括在具有亚光刻特征的阻挡结构上形成亚光刻模板掩模，并通过亚光刻模板掩模选择地刻蚀阻挡结构和绝缘层，在绝缘层中形成亚光刻特征。
在本发明的又一个方面，半导体结构包括绝缘层，其具有至少一个形成在绝缘层中的缝隙，缝隙的跨度超过互连的最小间隔。
【附图说明】
图1表示使用本发明的最初结构；
图2表示按照本发明的处理步骤；
图3表示按照本发明的处理步骤；
图4表示按照本发明的处理步骤；
图5表示按照本发明的处理步骤；
图6表示按照本发明的处理步骤(和形成的结构)；
图7是按照本发明的形成的结构的顶视图；
图8是按照本发明形成的多层结构的侧面剖视图；
图9表示按照本发明的处理步骤；
图10表示按照本发明的处理步骤；
图11表示按照本发明的处理步骤；
图12表示按照本发明的处理步骤；
图13表示按照本发明的处理步骤；
图14表示按照本发明的处理步骤(和形成的结构)。
【具体实施方式】
本发明涉及一种半导体器件及其制造方法，用于在电介质(绝缘体)材料中提供沟渠(或孔隙)以提高整体的器件性能。本发明的方法不需要新的制造工艺或成套工具，也不在最终的结构中引入新的材料，同时避免了亚分辨率光刻工艺的许多不足。此外，本发明的方法容易适用于任何电介质材料，无论是混合结构还是具有高介电常数的材料。一方面，本发明防止了浮置互连，同时降低了有效介电常数Keff，可以保持互连的低的层间垂直电容。使用本发明的方法也可以维持整体的器件强度。
图1给出了半导体器件中使用的传统制造的结构。通常由参考数字100表示此结构，出于举例说明目的而示出单层面(single level)结构，即，单个布线层；但是，本领域技术人员应当容易理解此处所示和说明的结构可以几个不同层的是多层面结构。此处所述的制造方法同样适用于这样的多层结构。
图1的结构100包括任何传统材料的衬底110，例如是硅。衬底可以是构建到布线层的集成电路。使用任何已知的方法在衬底110上沉积绝缘层120，例如使用等离子增强化学气相沉积(PECVD)、化学气相沉积(CVD)或其它工艺。例如，绝缘层120可以是(i)未掺杂的硅玻璃(USG)，(ii)USG和氟硅玻璃(FSG)，(iii)有机硅玻璃(OSG)，(iv)多孔OSG和OSG，(v)这些材料的任何组合或其它已知的电介质材料。在一种实施方式中，绝缘层120优选的是OSG或者分层结构的OSG和多孔OSG。在绝缘层120中形成一个或多个互连130。在绝缘层120上沉积如此处所述可以是SiC、SiN或其它已知材料的扩散阻挡层135，以保护互连130。扩散阻挡层135可以用作随后工艺中的刻蚀掩模。扩散阻挡层135的厚度可以是250埃至500埃之间，或者是取决于应用的其它厚度。
图2表示本发明的第一步骤。在此步骤中，在扩散阻挡层135上沉积或形成部分遮光的图形化的抗蚀剂140(上光刻掩模)。在一种实施方式中，部分遮光的图形化的抗蚀剂140厚度是2000埃至1微米，并且是以任何传统的方式沉积的。部分遮光的图形化的抗蚀剂140可以是任何传统的光刻胶材料。部分遮光的图形化的抗蚀剂140包括大于最小分辨率特征的孔或特征；即，在一种实施方式中，部分遮光的图形化的抗蚀剂140的特征大于互连130之间的间隔。
图3表示本发明的第二步骤。在图3中，在部分遮光的图形化的抗蚀剂140以及部分扩散阻挡层135上形成嵌段共聚物纳米模板150。嵌段共聚物纳米模板150是特征小于最小分辨率特征的薄层。换言之，在一种实施方式中，嵌段共聚物纳米模板150的特征小于互连130之间的间隔。嵌段共聚物纳米模板150可以是将其本身自组装成基本一致形状和间隔的孔或特征的材料。例如，嵌段共聚物纳米模板150可以是自组装的单层模板的多孔或渗透膜。嵌段共聚物纳米模板150可以是电子束固化、uv固化或热固化的。在实施中还应当意识到，代替地，部分遮光的图形化的抗蚀剂140可形成在嵌段共聚物纳米模板150上。
在一种实施方式中，嵌段共聚物纳米模板150的孔的直径大约为20纳米，彼此间隔大约20纳米。在另一种实施方式中，特征的间隔和直径的范围可以是，例如5纳米至100纳米。在一种实施方式中，嵌段共聚物纳米模板150的厚度大约是20纳米，并且由具有孔网的有机聚合物矩阵构成。但是应当理解，嵌段共聚物纳米模板150(和部分遮光的抗蚀剂)的厚度可以根据绝缘层的厚度、所需的特征分辨率和其它因素而改变，本领域技术人员可通过此处的说明而确定所有的这些因素。
图4给出了本发明的刻蚀步骤。既然在该结构上形成了嵌段共聚物纳米模板150和双嵌段图形化的抗蚀剂140，则在一种实施方式中，使用RIE的刻蚀用于在互连130之间形成沟渠160或纳米柱体。在此步骤中，当在嵌段共聚物纳米模板150的孔之间刻蚀绝缘体150时，可以有意腐蚀绝缘层120以便在相邻的互连之间形成一个或多个纳米柱体。在一些实施方式中，可以将绝缘层腐蚀到衬底或下面一层水平面。在此步骤中，由于没有刻蚀工艺是无限选择性的，所以嵌段共聚物纳米模板150也可以开始腐蚀，但是嵌段共聚物纳米模板150的特征被转移到扩散阻挡层135，其随后作为具有该转移特征的掩模。也可以形成互连下面的底切。
如图4所示，小孔135a，即大约等于沟渠160，保持在绝缘材料120的表面，基本上对应于嵌段共聚物纳米模板150的特征尺寸。例如，孔135a的直径可以是20埃至200埃数量级。此外，在刻蚀期间，可以从互连130的侧壁刻蚀绝缘材料120a，但是在另外的沉积步骤中再沉积。在一种实施方式中，侧壁材料120a的厚度可以是5埃和200埃之间，靠近嵌段共聚物纳米模板150或扩散阻挡层135的侧壁部分较厚。本领域技术人员应当理解，例如，可以调节掩模130和150以及刻蚀工艺来控制图形化，由此排除通路岛等附近的缝隙。此外，通过调节刻蚀工艺，沟渠160可以部分或完全地延伸通过绝缘层120，或者可以完全或基本完全地腐蚀互连侧壁附近的绝缘层。在后面的情况下，在形成上部互连层的随后步骤中可提供侧壁附近的绝缘材料的沉积。
RIE是各向异性刻蚀，其首先直立向下刻蚀，以便刻蚀绝缘物形成沟渠160。RIE刻蚀之后可进行湿法清洁工艺，以去除刻蚀工艺产生的任何聚合物残余物。这种清洁的化学物质可以含有腐蚀剂，以便继续绝缘层的各向同性刻蚀，形成互连下面的底切(图5)。使用稀氢氟酸(DHF)刻蚀包括USG或FSG的绝缘层相对较慢。例如，在H2O∶HF为200∶1时，刻蚀速率是10埃至20埃每分钟。
另一方面，OSG在DHF中具有非常低的化学刻蚀速率，几乎是不能测量的。在OSG实施情况中，通过氧化或“损坏”暴露的OSG的第一皮肤层，使用具有等离子O2的RIE提供更彻底的刻蚀能力。然后，损坏的层在DHF中将刻蚀非常快。但是，当使用O2时，有可能损坏OSG绝缘层或扩散层。可通过对损坏的层提供其它的刻蚀来校正这种损坏。
图5表示各向同性刻蚀步骤，用于将纳米柱体放大成单个较大的柱体160a，其大于嵌段共聚物纳米模板150的最初的孔，除此之外还为形成的沟渠提供底切。在此步骤中，通过增加例如O2来改变RIE。在此步骤中，各向同性刻蚀形成底切160b，但是不应当刻蚀掉互连130下面的整个区域。此外，能够调节刻蚀以提供更极端的底切，这取决于整个器件的预期性能；但是，最好不要在互连130下的整个区域执行底切。在一种实施方式中，底切将降低宽线的垂直电容。
图6表示本发明的其它刻蚀步骤。例如，在底切形成之后，刻蚀或剥除嵌段共聚物纳米模板150和部分遮光的图形化的抗蚀剂140，留下小孔135a。在刻蚀步骤期间可以已经整体或部分地刻蚀这些掩模，因此留下扩散阻挡层135作为掩模。也可以使用溶剂、DHF或其它酸执行湿法刻蚀工艺，以刻蚀去除任何先前损坏的电介质材料。在一种实施方式中DHF的浓度约为1000∶1至10∶1的H2O∶HF。在本发明的一个方面，通过加宽沟渠160，可以在沟渠内提供具有不同介电常数和其它特性的回填材料，其它特性例如是较高的延展性、较高的断裂韧性等。
仍然参照图6，然后使用任何传统的沉积方法，例如PECVD方法，在由此形成的结构上沉积第二绝缘层170。第二绝缘层170可以包括盖，其在少量沉积之后将覆盖互连130(例如，铜线)和扩散阻挡层135，并形成修剪区域135，除此之外还密封沟渠。在一些实施例中，盖层将使形貌最小化。作为亚光刻特征，修剪部分135a的范围可以是例如20埃至200埃。修剪可以使相邻层之间的任何层对层电容问题最小化。
在绝缘材料的最初沉积期间，小尺寸的孔135a基本上消除了有效厚度的材料沉积在柱体160内。第二层绝缘层170的材料可以是例如(i)未掺杂的硅玻璃(USG)，(ii)USG和氟硅玻璃(FSG)，(iii)有机硅玻璃(OSG)，(iv)多孔OSG和OSG，(v)这些材料或其它任何已知材料的任意组合。在一种实施方式中，绝缘层170最好是OSG或分层结构的OSG和多孔OSG，OSG作为密封柱体的盖。
图7给出了按照本发明一个方面的所形成结构的顶视图。在此图中，可以使用部分遮光的图形化的抗蚀剂140形成部分遮光的抗蚀剂图形175。部分遮光的抗蚀剂图形175可用于在形成沟渠之外的位置为形成的结构提供额外的机械加固。通过一个示例，可在划片线路或通路上形成部分遮光的抗蚀剂图形175以提供额外的强度，并避免切割操作附近的小孔。应当意识到，划片线路中的沟渠由于易碎材料的脱落可导致突变失效。部分遮光的抗蚀剂图形175也可通过同时的完全切断而实现电介质加固，并避免或防止通路区附近形成缝隙。
应当理解，对于更高层的绝缘层可以重复如上所述的本发明的步骤和结构。因此，如图7所示，可使用本发明的方法形成几个具有通路、互连和沟渠的绝缘层。还应当理解，通过提供沟渠能够降低绝缘材料的有效介电常数，而不会明显影响整个器件的集成度、坚固度和强度。事实上，本发明的方法能够使用Keff为2.7或更大的材料获得小于2.0的Keff。此外，通过使用本发明的方法，能够在绝缘层中避免使用多孔材料，因此增加了器件的机械强度和热容量，即，允许热量向下传递到衬底。也可通过此处所述的其它方法形成该结构。
图9至14给出了本发明的另一个实施例。图9表示具有两个绝缘层200和210的结构，绝缘层可以是上述的任何类型。例如，绝缘层210可以是SiO2、FSG、SiCOH、SiLK或其它材料。绝缘层200包括互连220，绝缘层210包括通路230和几个互连240。在绝缘层210和互连上沉积电介质盖(扩散层)250，例如SiN、SiC、SiCOH等。在一种实施方式中，盖250的厚度范围为5纳米至50纳米。如果互连(例如，铜线)被盖住，则可提供SiO2盖。多层的这些材料或任何组合也可用于本发明。应当理解，该相同或相似的特征适用于此处所述的其它实施例。
参照图10至14，在顶盖250上提供SiO2覆盖沉积层260之后，提供5纳米至50纳米的Au、Ag、In、Sn或Ga的沉积层270。应当理解，部分遮光的图形化的抗蚀剂可沉积在沉积层260与270之间，或者沉积在沉积层270之上。如先前实施例中一样，部分遮光的图形化的抗蚀剂应当是上光刻掩模，用于防止在大面积的器件上形成缝隙。能够容易溶解在酸、酸式盐或碱性溶液中的金属，例如Sn或In可用于本发明，以便为后面的阶段提供更容易的去除；但是，其它的材料也可预期用于本发明的这个方面。处理层270，例如退火，以使其团聚(即，形成珠状)用于形成1纳米至50纳米的亚光刻特征。以此方式，在层270形成纳米岛270a，其用作下一步处理步骤的掩模。层270厚度范围为1纳米至50纳米，在一种实施方式中，厚度范围为5纳米至20纳米。
图11中，在层260中刻蚀了许多孔。可以用传统方式的RIE执行这种刻蚀。使用湿法或干法刻蚀剥除金属岛270a，使用RIE继续刻蚀进入层250。在金属岛270a的去除期间，可使用下面的硬掩模来保护下面的结构，例如使用盖250。RIE刻蚀形成沟渠或孔250a(图12)。继续刻蚀进入SiO2层210，形成1纳米至50纳米范围内的孔或纳米沟渠210a，其尺寸基本上与层270的亚光刻特征相同。在一种实施方式中，RIE刻蚀是各向异性刻蚀。
在绝缘层210上沉积例如SiO2的电介质盖层280以密封沟渠250a(图14)，电介质盖层280能够使用PECVD或任何已知的方法来沉积。在本发明一个方面，电介质盖层280厚度范围可以是5纳米至50纳米(当然，根据此处所使用的其它材料，本发明也可构思使用其它的厚度)。例如，电介质盖280可以是其它材料，例如SiC、SiCOH或SiN。在一个实施例中，可在盖电介质层密封之前使用硬的电介质材料填充纳米沟渠。可在盖电介质层280中形成修剪部分。
在本发明的一些方面，可使用电子束、x射线或EUV光刻形成抗蚀剂中任意的图形化的孔。在此情况下，抗蚀剂掩蔽留下电介质的区域，并在电介质中刻蚀形成垂直的孔或柱体。如果电介质是有机材料，则可在抗蚀剂下面使用例如氮化物的硬掩模。
作为另一个可选的方面，可使用在具有致孔剂(porogen)的2相聚合物掩模中随机孔图形来形成孔。为了制造掩模，施加聚合物，然后使用高温固化或溶剂去除致孔剂，如本领域所公知的那样。这将形成用于进一步处理的亚光刻孔。在这个或其它的处理中不需要光学的光刻曝光或光掩模。然后以上述方式刻蚀垂直的孔或纳米柱体。
或者，可使用具有细金属颗粒的旋转涂覆膜，例如金属溶胶，形成所需的孔，如层270所代表的一样。在此处理中，沉积了来自溶胶的单层细微金属颗粒。这可通过使用表面活性剂预处理层260来执行，活性剂在表面形成单层，并将溶胶颗粒吸引到表面形成一层溶胶颗粒。即，该层将被燃烧以便在表面上留下能够用作掩模的金属颗粒。例如嵌段共聚物的相分离旋涂溶液还能够用作掩模。此外，在此实施例中，选择掩模可用于选择地为芯片的关键区域增加韧性，如参照图7所述。
尽管已经根据实施例说明了本发明，但是本领域技术人员已经当意识到，能够在后附权利要求的实质和范围内对本发明进行修改。