接收和去混洗经混洗的数据的方法和设备.pdf

一种在支持多电平调制的通信系统中去混洗接收的经混洗的数据的方法和设备。发送机编码信息比特并混洗编码符号，使具有相对高优先级的系统符号配置在高传输可靠性位置并且具有相对低优先级的奇偶校验符号配置在低传输可靠性位置。接收机解调接收的数据并输出具有多个编码符号的调制码元，根据对应于混洗的去混洗次序在对应的存储区中分别按照系统符号和奇偶校验符号存储编码符号，读出存储的编码符号，按预定码速率解码存储的编码符号，并且从而输出分组。

1.  一种在支持多电平解调的通信系统中接收经编码并然后经混洗的数据的方法，包括以下步骤：
根据预定解调方案解调接收的数据，并输出具有预定编码符号数量的调制码元；
按对应于混洗的去混洗次序去混洗编码符号，该去混洗次序是考虑解调方案和去混洗存储器件结构确定的；以及
读经去混洗的编码符号，按预定码速率解码编码符号，并且输出分组。

2.  如权利要求1的方法，其中在去混洗步骤中，编码符号存储在去混洗存储器件的写地址，该地址是根据解调方案由以下公式生成的：
i)QPSK：WA＝(SA+2xmi+ci)mod P_MAX
ii)8-PSK：如果ci＝0，WA＝(SA+mi+2N_SP/3)mod P_MAX
否则，WA＝(SA+2xmi+ci-1)mod P_MAX
iii)16-QAM：如果ci mod2＝0，WA＝(SA+2xmi+ci/2+N_SP/2)mod P_MAX
否则，WA＝(SA+2xmi+ci/2)mod P_MAX
其中SW是写地址，SA是取决于接收的分组数据索引的开始地址，mi是经调制的码元的索引，ci是经调制的码元中的编码符号的索引，N_SP表示接收的分组数据的长度，P_MAX是根据分组大小从码序列中产生的分组数据的最大比特索引，并且mod表示模运算。

3.  如权利要求1的方法，其中在编码符号去混洗步骤中，编码符号被分为具有相对高优先级的系统符号和具有相对低优先级的奇偶校验符号，并且系统符号和奇偶校验符号存储在分离的存储器中。

4.  如权利要求3的方法，其中编码符号去混洗步骤还包括以下步骤：
根据考虑到解调方案的去混洗次序生成临时地址；
考虑到分离的存储器利用临时地址生成写地址；和
在分离的存储器中的写地址处存储编码符号。

5.  如权利要求1的方法，其中编码符号去混洗步骤包括以下步骤：
将编码符号分为具有相对高优先级的系统符号和具有相对低优先级的奇偶校验符号，并在分离的存储器中存储系统符号和奇偶校验符号；
按照解调方案根据去混洗次序生成临时地址；
考虑到分离的存储器利用临时地址生成写地址；和
在分离的存储器中的写地址处存储编码符号。

6.  如权利要求5的方法，其中根据解调方案利用以下公式生成临时地址：
i)QPSK：TA＝(SA+2xmi+ci)mod P_MAX
ii)8-PSK：如果ci＝0，TA＝(SA+mi+2N_SP/3)mod P_MAX
否则，TA＝(SA+2xmi+ci-1)mod P_MAX
iii)16-QAM：如果ci mod2＝0，TA＝(SA+2xmi+ci/2+N_SP/2)mod P_MAX
否则，TA＝(SA+2xmi+ci/2)mod P_MAX
其中SW是写地址，SA是取决于接收的分组数据索引的开始地址，mi是经调制的码元的索引，ci是经调制的码元中的编码符号的索引，N_SP表示接收的分组数据的长度，P_MAX是根据分组大小从码序列中产生的分组数据的最大比特索引，并且mod表示模运算。

7.  如权利要求5的方法，其中如果分组是408、792或1560比特，利用以下公式生成写地址：
i)0＜TA＜N_EP
输入符号＝S，WA＝TA：写入MEM0(MEM_CS＝0)
ii)N_EP＜TA＜3xN_EP
输入符号＝P0或P0′，WA＝TA-N_EP：写入MEM1(MEM_CS＝1)
iii)3xN_EP＜TA＜5xN_EP
输入符号＝P1或P1′，WA＝TA-3xN_EP：写入MEM2(MEM_CS＝2)
其中TA是临时地址，N_EP是分组大小，S表示系统符号，P0/P1表示第一奇偶校验符号，P1/P1′表示第二奇偶校验符号，WA是最终写地址，MEM_CS是存储器选择信号，和MEM0、MEM1和MEM2分别表示第一、第二和第三存储器。

8.  如权利要求5的方法，其中如果分组是2328比特，利用以下公式生成写地址：
i)0＜TA＜N_EP
输入符号＝S，WA＝TA：写入MEM0(MEM_CS＝0)
ii)N_EP＜TA＜3xN_EP
如果((TA-N_EP)mod 2＝0)
输入符号＝P0，WA＝(TA-N_EP)/2：写入MEM1(MEM_CS＝1)
否则
输入符号＝P0′，WA＝(TA-N_EP)/2：写入MEM2(MEM_CS＝2)
iii)TA＞3xN_EP
如果((TA-3xN_EP)mod 2＝1)
输入符号＝P1′，WA＝(TA-3xN_EP)/2+2328：写入MEM1(MEM_CS＝1)
否则
输入符号＝P1，WA＝(TA-3xN_EP)/2+2328：写入MEM2(MEM_CS＝2)
其中TA是临时地址，N_EP是分组大小，S表示系统符号，P0/P1表示第一奇偶校验符号，P1/P1′表示第二奇偶校验符号，WA是最终写地址，MEM_CS是存储器选择信号，和MEM0、MEM1和MEM2分别表示第一、第二和第三存储器。

9.  如权利要求5的方法，其中如果分组是3096或3864比特，利用以下公式生成写地址：
i)0＜TA＜N_EP
输入符号＝S，WA＝TA：写入MEM0(MEM_CS＝0)
ii)TA＞N_EP
如果((TA-N_EP)mod 2＝0)
输入符号＝P0，WA＝(TA-N_EP)/2：写入MEM1(MEM_CS＝1)
否则
输入符号＝P0′，WA＝(TA-N_EP)/2：写入MEM2(MEM_CS＝2)
其中TA是临时地址，N_EP是分组大小，S表示系统符号，P0/P0′表示第一奇偶校验符号，P1/P′表示第二奇偶校验符号，W按时最终写地址，MEM_CS是存储器选择信号，和MEM0、MEM1和MEM2分别表示第一、第二和第三存储器。

10.  如权利要求1的方法，其中解调方案是具有调制阶为3或更高的多电平解调方案。

11.  一种在支持多电平解调的通信系统中接收编码并然后混洗的数据的设备，包括：
根据预定解调方案解调接收的数据，并输出具有预定编码符号数量的调制码元的解调器；
用于按对应于混洗的存储次序去混洗编码符号的存储器，该去混洗次序是考虑解调方案和存储器结构确定的；以及
用于读存储的编码符号、按预定码速率解码编码符号、并且输出分组的解码器。

12.  如权利要求11的设备，其中存储器按以下公式根据解码方案生成的写地址存储编码符号：
i)QPSK：WA＝(SA+2xmi+ci)mod P_MAX
ii)8-PSK：如果ci＝0，WA＝(SA+mi+2N_SP/3)mod P_MAX
否则，WA＝(SA+2xmi+ci-1)mod P_MAX
iii)16-QAM：如果ci mod2＝0，WA＝(SA+2xmi+ci/2+N_SP/2)mod P_MAX
否则，WA＝(SA+2xmi+ci/2)mod P_MAX
其中SW是写地址，SA是取决于接收的分组数据索引的开始地址，mi是经调制的码元的索引，ci是经调制的码元中的编码符号的索引，N_SP表示接收的分组数据的长度，P_MAX是根据分组大小从码序列中产生的分组数据的最大比特索引，并且mod表示模运算。

13.  如权利要求11的设备，其中存储器包括：
第一存储器，用于在各编码符号中具有相对高优先级的系统符号；
至少一个与第一存储器分离的第二存储器，用于存储在各编码符号中具有相对低优先级的奇偶校验符号；和
写地址发生器，用于当每次接收编码符号时生成指示第一和第二存储器之一的存储器选择信号和指示存储区的写地址，在该地址将编码符号根据对应于混洗的去混洗次序存储在所选择的存储器中。

14.  如权利要求13的设备，其中写地址生成器包括：
临时地址发生器，考虑解调方案根据去混洗次序生成临时地址；和
最终地址发生器，考虑分离的存储器利用临时地址生成存储器选择信号和写地址。

15.  如权利要求11的设备，其中存储器包括：
第一存储器，用于存储具有相对高优先级的系统符号；
与第一存储器分离的第二和第三存储器，用于存储具有相对低优先级的第一和第二奇偶校验符号；
临时地址发生器，用于考虑解调方案根据去混洗次序生成临时地址；和
最终地址发生器，用于考虑各分离的存储器，利用临时地址生成存储器选择信号和写地址。

16.  如权利要求15的设备，其中利用以下公式根据调制方案生成临时地址：
i)QPSK：TA＝(SA+2xmi+ci)mod P_MAX
ii)8-PSK：如果ci＝0，TA＝(SA+mi+2N_SP/3)mod P_MAX
否则，TA＝(SA+2xmi+ci-1)mod P_MAX
iii)16-QAM：如果ci mod2＝0，TA＝(SA+2xmi+ci/2+N_SP/2)mod P_MAX
否则，TA＝(SA+2xmi+ci/2)mod P_MAX
其中SW是写地址，SA是取决于接收的分组数据索引的开始地址，mi是经调制的码元的索引，ci是经调制的码元中的编码符号的索引，N_SP表示接收的分组数据的长度，P_MAX是根据分组大小从码序列中产生的分组数据的最大比特索引，并且mod表示模运算。

17.  如权利要求15的设备，其中如果分组是408、792或1560比特，利用以下公式生成写地址：
i)0＜TA＜N_EP
输入符号＝S，WA＝TA：写入MEM0(MEM_CS＝0)
ii)  N_EP＜TA＜3xN_EP
输入符号＝P0或P0′，WA＝TA-N_EP：写入MEM1(MEM_CS＝1)
iii)  3xN_EP＜TA＜5xN_EP
输入符号＝P1或P1′，WA＝TA-3xN_EP：写入MEM2(MEM_CS＝2)
其中TA是临时地址，N_EP是分组大小，S表示系统符号，P0/P1表示第一奇偶校验符号，P1/P1′表示第二奇偶校验符号，WA是最终写地址，MEM_CS是存储器选择信号，和MEM0、MEM1和MEM2分别表示第一、第二和第三存储器。

18.  如权利要求15的设备，其中如果分组是2328比特，利用以下公式生成写地址：
i)0＜TA＜N_EP
输入符号＝S，WA＝TA：写入MEM0(MEM_CS＝0)
ii)N_EP＜TA＜3xN_EP
如果((TA-N_EP)mod 2＝0)
输入符号＝P0，WA＝(TA-N_EP)/2：写入MEM1(MEM_CS＝1)
否则
输入符号＝P0′，WA＝(TA-N_EP)/2：写入MEM2(MEM_CS＝2)
iii)TA＞3xN_EP
如果((TA-3xN_EP)mod 2＝1)
输入符号＝P1′，WA＝(TA-3xN_EP)/2+2328：写入MEM1(MEM_CS＝1)
否则
输入符号＝P1，WA＝(TA-3xN_EP)/2+2328：写入MEM2(MEM_CS＝2)
其中TA是临时地址，N_EP是分组大小，S表示系统符号，P0/P1表示第一奇偶校验符号，P1/P1′表示第二奇偶校验符号，WA是最终写地址，MEM_CS是存储器选择信号，和MEM0、MEM1和MEM2分别表示第一、第二和第三存储器。

19.  如权利要求15的设备，其中如果分组是3096或3864比特，利用以下公式生成写地址：
i)0＜TA＜N_EP
输入符号＝S，WA＝TA：写入MEM0(MEM_CS＝0)
ii)TA＞N_EP
如果((TA-N_EP)mod 2＝0)
输入符号＝P0，WA＝(TA-N_EP)/2：写入MEM1(MEM_CS＝1)
否则
输入符号＝P0′，WA＝(TA-N_EP)/2：写入MEM2(MEM_CS＝2)
其中TA是临时地址，N_EP是分组大小，S表示系统符号，P0/P0′表示第一奇偶校验符号，P1/P′表示第二奇偶校验符号，W按时最终写地址，MEM_CS是存储器选择信号，和MEM0、MEM1和MEM2分别表示第一、第二和第三存储器。

20.  如权利要求11的设备，其中解调方案是具有调制阶为3或更高的多电平解调方案。

接收和去混洗经混洗的数据的方法和设备
技术领域
一般，本发明涉及利用多电平解调的高速分组数据电信系统，而具体地涉及去混洗经混洗的数据为原始数据的方法和设备。
背景技术
一般移动通信系统提供对话音业务、电路数据和低速率(例如，14.4kbps或更低)分组数据的综合支持。由于用户对诸如互联网浏览和电影之类的高速分组数据传输的需求已经增加，所以移动通信系统已经向支持高速分组数据业务上发展。
建议用作高速分组数据业务的码分多址2000(CDMA2000)、通用移动电信业务(UMTS)和宽带-CDMA(W-CDMA)采用多电平调制，以便增加频谱效率。多电平调制方案包括8-阵列相移键控(8-PSK)、16-阵列正交幅度调制(16-QAM)和具有比正交相移键控(QPSK)更高的调制电平的64-阵列QAM(64-QAM)。这些多电平调制方案在每个调制码元中发送大量信息。这些技术能用于高速分组数据业务中，但要求增加稳定性的电路质量。
在多电平调制中，一个调制码元中的各比特具有不同的可靠性。不同可靠性导致在不同的比特位置上的不同平均误码率(BER)。将从具有多个诸如特播编码器之类的构成编码器的信道编码器输出的各码字序列分为具有相对高优先级的系统符号和具有相对低优先级的奇偶校验符号。因此，在调制码元中将系统符号排列在具有相对高可靠性的比特位置和将奇偶校验符号排列在具有相对低可靠性的比特位置，从而降低接收机中信息序列的差错率。
如果发送机按如上所述重排码序列，则接收机必须复原原始信息序列。因为以高速处理大量分组数据的系统通常具有用于每个数据处理单元的数据通道，系统需要对于每个数据处理单元的缓冲器。
由于在接收机中用于数据通道的缓冲器数量增加，使得整个数据的处理时间明显地增加。另外，当发送机在发送前混洗各个码元时，在数据接收通道的各解调器与解码器之间要求用于去混洗的附加缓冲器。结果，数据处理被延迟。因此，存在着在支持高速分组数据业务的移动电信系统中有效利用去混洗缓冲器并在去混洗接收的经混洗的数据中缩短处理时间的方法的需要。
发明内容
因此，本发明的一个目的是提供一种在利用多电平调制的通信系统中在接收机中迅速恢复经混洗的数据的方法和设备。
本发明的另一个目的是提供一种在利用多电平调制的通信系统中在接收机端根据它的优先级水平分别存储接收的数据的方法和设备。
本发明的另一个目的是提供一种在利用多电平调制的通信系统中的接收机端，在去混洗所产生的写地址处，存储接收的数据的方法和设备。
本发明的另一个目的是提供一种按去混洗次序存储经混洗的数据以便迅速处理数据的方法和设备。
上述各目的是在支持多电平解调的通信系统中通过从发送机接收经编码并然后经混洗的数据来实现的。
按照本发明的一个方面，在经混洗的数据接收方法中，接收的数据根据预定解调方案进行解调并且输出具有预定编码符号数量的调制码元。编码符号按对应于它们曾被混洗的方式进行去混洗的次序进行去混洗。因此，考虑调制方案和去混洗存储器器件的结构确定去混洗次序，该存储器器件存储各个码元同时进行去混洗。读出经去混洗的编码符号、按预定码速率进行解码并按照预定大小的编码分组输出。
根据本发明的另一个方面，在混洗数据接收设备中，按照预定解调方案解调器解调接收的数据，并输出具有预定编码符号数量地调制码元。存储器按对应于混洗的去混洗次序存储编码符号。这里，考虑解调方案和存储器结构确定去混洗次序。解码器读出存储的编码符号、按预定码速率解码编码符号、并输出编码分组。
附图说明
从下列结合附图的详细描述中本发明的上述和其他目的、特点和优点将变得更清楚，其中：
图1是表示按照本发明实施例的包括用于序列混洗的序列映射器的发送机例子的框图；
图2是表示按照本发明实施例的包括序列去映射器的接收机例子的框图；
图3和4是表示分别对8-阵列相移键控(PSK)和16-正交幅度调制(QAM)来讲的、通过数据混洗进行码元映射的例子的图；
图5是表示对于可发送分组大小的分组数据的码元构成的例子的图；
图6是表示按照本发明实施例在接收机中对按系统符号和奇偶码元分别存储的分组数据进行去混洗的缓冲器的结构；
图7是表示按照本发明实施例用于对正交相移键控(QPSK)生成TA的第一临时地址(TA)发生器例子的框图；
图8是表示从如图7所示的第一TA发生器生成的TA的例子的图；
图9是表示按照本发明实施例用于对8-PSK生成TA的第二TA发生器例子的框图；
图10是表示从如图9所示的第二TA发生器生成的TA的例子的图；
图11是表示按照本发明实施例用于对16-QAM生成TA的第三TA发生器例子的框图；
图12是表示从如图11所示的第三TA发生器生成的TA的例子的图；
图13是表示按照本发明实施例，当EP大小为408、792或1560比特时，用于生成最终地址(WA₁)的第一最终地址发生器的结构例子的图；
图14是表示按照本发明实施例，当EP大小为2328、3096或3864比特时，用于生成最终地址(WA₂)的第二最终地址发生器的结构例子的图；
图15是表示对于QPSK，根据输入的TA生成的存储器选择信号和最终地址的例子的图；
图16是表示对于8-PSK，根据输入的TA生成的存储器选择信号和最终地址的例子的图；
图17是表示对于16-QAM，根据输入的TA生成的存储器选择信号和最终地址的例子的图。
具体实施方式
下面将参照各附图描述本发明的实施例。在下面的描述中，为了简洁省略了公知的功能或结构。
在按照本发明的实施例中，考虑到在多电平调制方案中各个比特的不同可靠性，发送机对从信道编码器输出的码字序列以相对高的优先级混洗系统符号并以相对低的优先级混洗奇偶校验符号。接收机中的解调器去混洗经混洗的数据为原始数据。特别是，本发明的实施例适合于用于存储经解调的数据和按去混洗规则生成缓冲器的写地址的缓冲器结构。
本发明的实施例应用在采用多电平调制的移动通信系统中，其中一个调制码元具有不同可靠性，即8-相移键控(PSK)、16-PSK和64-正交幅度调制(QAM)中。虽然下面的描述是按码分多址1xEvolution数据和话音(CDMA1xEV-DV)系统，但显然在本发明的范围和精神内通过某些修改，本发明的实施例可以在具有类似技术背景和类似系统构成的其他移动通信系统中实现。
这里，术语“混洗”定义为在一个调制码元中定位相对重要的符号(即，系统符号)在相对可靠比特位置和定位相对不重要的符号(即，奇偶校验符号)在相对不可靠比特位置。因此，术语“去混洗”定义为将经混洗的符号恢复到它们的原始位置。
图1是表示按照本发明实施例的包括用于序列混洗的序列映射器的发送机的例子。
参照图1，信道编码器110编码按预定码速率的输入信息比特流并输出码字序列。例如，信道编码器110可以是特播编码器。在这种情况下，将该码字序列的各编码符号分为相对更重要的系统符号和相对不重要的奇偶校验符号。信道交织器120按预定交织规则交织该码字序列。
序列映射器130分别混洗经交织的码字序列作为系统符号和奇偶校验符号。序列映射器130还可以在交织前混洗码字序列。为了标注简单，经交织的码字序列和未经交织的码字序列不加区分地叫做码字序列。
调制器140按预定调制方案调制经混洗的码字序列。调制器140支持多电平调制方案，诸如8-PSK、16-PSK和64-QAM。序列映射器130中的混洗取决于调制器140的调制。如果调制器140利用8-PSK、16-PSK和64-QAM，由于调制方案在调制码元中的比特数和高-可靠性、低可靠性比特位置不同，序列映射器130对应地进行混洗。
图2是表示按照本发明的实施例的包括序列去映射器的接收机的例子的框图。接收机是表示在图1中的发送机的对应装置并包括执行发送机中接收机的对应装置的反操作。
参照图2，解调器210解调所接收的数据，该数据已由调制器140根据调制方案调制，该解调方案精确地对应于多电平调制器140的调制方案。将精解调的码元按从写地址发生器(WAG)230生成的写地址存储在去混洗缓冲器。根据由序列映射器130执行的混洗，WAG 230生成写地址，在该写地址按基于原始码字序列的去混洗的次序在去混洗缓冲器220中存储经解调的码元。下面将详细地描述去混洗缓冲器220的结构和WAG 230的操作。
信道去交织器240根据由信道交织器120进行的交织的方式去交织数据，从去混洗缓冲器中顺序读出数据。按与信道编码器110对应的方式，信道解码器250解码信道去交织器240的输出。信道解码器250例如是特播解码器。
在描述去混洗缓冲器220前，将先更详细地描述数据混洗和去混洗。如上所述，因为由于由噪声带来的到它们反向比特位置的不同距离，映射到I-Q平面上，预定位置的调制码元比特具有不同的误差概率，在多电平调制方案中一个调制码元内各比特的可靠性是不同的。
对于8-PSK，一个调制码元含有3个比特。两个比特具有相同的可靠性，而另一个比特具有较低可靠性。对于16-QAM，一个调制码元含有4个比特。两个比特具有比另外两个更高的优先级。对于64-QAM，一个调制码元含有6个比特。在优先级上，一对比特高于另一对比特并低于另一对比特。具有不同可靠性的比特的位置取决于调制/解调信号的星座。
图3和4分别表示8-PSK和16-QAM的通过数据混洗的码元映射例子。
参照图3，在码字序列中系统符号的后面接着奇偶校验符号。对于8-PSK，第一比特位置具有比其他两个比特位置低的可靠性。因此，系统符号被映射到最后两个比特位置，而奇偶校验符号被映射到开始的一个比特位置。如图4所示在利用16-QAM调制相同码字序列中，系统符号被映射到第二和第四比特位置，而奇偶校验符号被映射到第一和第三比特位置，因为第一和第三比特位置具有比第二和第四比特位置低的可靠性。
发送机可发送的分组大小是由所用沃尔什码数量、占用时隙数量和所用调制方案决定的。一般，分组数据是码字序列的部分或整体，或者两者的重复。例如，对于预定大小的经编码的分组(EP)的输入，具有1/5母码速率的特播编码器输出系统符号S、第一奇偶校验符号P0/P0′和第二奇偶校验符号P1/P1′的码字序列。分组数据是编码符号S、P0、P0′、P1、P1′的部分或整体的重复。这里，各符号都与EP具有相同的大小。
图5是表示对可发送分组大小的分组数据的码元构成。这里假设最大可发送分组的大小是7800比特。
参照图5，对于0.2000的码速率和408、792和1560比特的EP大小，一个分组可以传送所有系统符号S和第一和第二奇偶校验符号P0、P0′、P1、P1′。因此，在每次重发时，通过重复符号的整体或整体和选择的一部分，可以形成不同的分组数据。另一方面，对于2328、3096和3894比特的EP大小，某些比特始终不选择并且利用选择的部分或通过重复选择的部分产生分组数据。然后，接收机从所选择的部分恢复原始信息比特流。
设EP的大小为N_EP。则从具有1/5码速率的特播编码器产生的码字序列为5×N_EP长。考虑到可发送分组大小是7800比特，当EP大小为408、792和1560比特之一时，可以选择码字序列整体以形成分组数据。相反，当EP大小为2328、3096和3864比特之一时，可以仅选择码字序列的一部分。
因此，如果EP大小是1560比特或更小，分组数据包括S、P0、P0′、P1和P1′。另一方面，如果EP大小是2328比特，分组数据仅包括S、P0和P0′的整体，和P1/P1′的部分。如果EP大小是3096或3864比特，分组数据仅利用S的整体和P0/P0′的部分形成。
最好是，解码器中原始信息比特流的恢复采取所有的系统符号、第一和第二奇偶校验符号。如果这些符号都存储在一个存储器中，解码器需要三个符号时钟读出所有符号。因此，为了更快地解码，系统符号和奇偶校验符号存储在存储器中，并且奇偶校验符号P0/P0′和P1/P1′在不同存储器被进一步分开，在本发明的实施例中利用两个相同结构的成份解码器将这些数据读出。
为了按系统符号、第一奇偶校验符号和第二奇偶校验符号存储经解调的分组数据，接收机采用具有三个随机访问存储器(RAM)的去混洗缓冲器220。这些存储器分别存储系统符号S、第一奇偶校验符号P0/P0′和第二奇偶校验符号P1/P1′。从而，解码器250可以同时接收S、P0/P0′和P1/P1′。
图6是表示按照本发明实施例在接收机中对按系统符号和奇偶符号分别存储的分组数据进行去混洗的缓冲器结构的例子。
参照图6，第一存储器(QRAM0)232具有3864比特容量，以容纳最大大小的系统符号。第二和第三存储器(QRAM1)234和(QRAM2)236每个具有3120比特容量，以容纳最大大小的整个接收奇偶校验符号。
对于408比特的EP大小，在第一存储器232中存储408比特的系统符号S，在第二存储器234中存储816比特的第一奇偶校验符号P0/P0′，和在第三存储器236中存储816比特的第二奇偶校验符号P1/P1′。对于792比特的EP，在第一存储器232中存储792比特的系统符号S，在第二存储器234中存储1584比特的第一奇偶校验符号P0/P0′，和在第三存储器236中存储1584比特的第二奇偶校验符号P1/P1′。对于1560比特的EP大小，在第一存储器232中存储1560比特的系统符号S，在第二存储器234中存储3120比特的第一奇偶校验符号P0/P0′，和在第三存储器236中存储3120比特的第二奇偶校验符号P1/P1′。
另一方面，对于2328比特或更大的EP大小，由于限制分组数据的长度不接收整个奇偶校验符号。因此，第二和第三存储器234和236整个或部分地存储第一奇偶校验符号P0/P0′，按照特播解码的性质，相互结合使得特播解码器仅利用第一奇偶校验符号P0/P0′就可以复原原始信息比特流，而不用第二奇偶校验符号P1/P1′。在第二和第三存储器234和236的剩余区域存储第二奇偶校验符号P1/P1′部分，因此与仅存储第一奇偶校验符号P0/P0′比改善了解码性能。
更具体地，对于2328比特的EP大小，2328比特的系统符号S存储在第一存储器232中，2328×2比特的第一奇偶校验符号P0/P0′分别存储在第二和第三存储器234和236中，并且第二奇偶校验符号P1/P1′的408比特部分存储在第二和第三存储器234和236的剩余部分。对于3096比特的EP大小，3096比特的系统符号S存储在第一存储器232中，并且3096×2比特的第一奇偶校验符号P0/P0′分别存储在第二和第三存储器234和236中。对于3864比特的EP大小，3864比特的系统符号S存储在第一存储器232中，并且3864×2比特的第一奇偶校验符号P0/P0′的1968比特部分分别存储在第二和第三存储器234和236中。
现在，将描述按照本发明的实施例的WAG 230的工作原理。
为了在接收机中高速数据处理，一个调制码元的去混洗必须通过在为去混洗缓冲器220所产生的写地址处存储数据来完成。按下列步骤生成写地址：(1)不考虑去混洗缓冲器的结构，仅生成数据去混洗的临时地址(TA)；和(2)考虑具有分别存储系统符号以及第一和第二奇偶校验符号的三个存储器的去混洗缓冲器结构，生成最终写地址(WA)。因此，WAG 230分为TA生成部分和WA生成部分。
尽管数据混洗和去混洗与具有调制电平等于或高于8-PSK的多电平调制有关，但下面将描述用于QPSK、8-PSK和16-QAM的地址生成。因为发送机选择QPSK、8-PSK和16-QAM之一，以便根据无线信道条件自适应对每种调制进行发送，接收机必须支持所有这些调制方案。
1.TA生成
在地址生成中为了包括对经解调的码元进行去混洗，按照所使用的方案生成TA。下面给出QPSK、8-PSK和16-QAM的TA生成公式。
QPSK：TA＝(SA+2xmi+ci)mod P_MAX        ...(1)
8-PSK：如果ci＝0，TA＝(SA+mi+2N_SP/3)mod P_MAX
否则，TA＝(SA+2xmi+ci-1)mod P_MAX      ...(2)
16-QAM：如果ci mod2＝0，TA＝(SA+2xmi+ci/2+N_SP/2)mod P_MAX
否则，TA＝(SA+2xmi+ci/2)mod P_MAX          ...(3)
其中SA是取决于所接收的分组数据索引的开始地址，mi是经调制的码元的索引，和ci是经调制的码元中的编码符号的索引。对于一个给定mi，ci在QPSK中是0或1，在8-PSK中是1或2，并且在16-QAM中是0、1、2或3。N_SP表示所接收的分组数据的长度，并且P_MAX是根据EP大小从码序列中产生的分组数据的最大比特索引。对于408、792或1560的EP大小(N_EP)，P_MAX是5×N_EP。对于2328、3096或3864的EP大小，P_MAX是可发送最大分组数据的大小，这里是7800比特。Mod表示模运算。
图7是表示按照本发明实施例用于对正交相移键控QPSK生成TA的第一TA发生器314例子的框图。因为对QPSK没有码元数据混洗发生，如所表示，TA是通过公式(1)生成的。
每当施加指示完成解调器210解调的时钟信号CODE_SYM_VALID，计数器310逐一地计数，从13比特开始地址SA开始并陆续地输出SA、SA+1、SA+2、...，每个具有14比特。模运算器312用P_MAX对计数器310的输出执行模运算，并输出经模运算的值作为13比特的TA。
给定mi和ci，第一TA发生器314生成TA，如图8所示。对于QPSK来说TA是简单序列计数值。
图9是表示按照本发明实施例用于对8-PSK生成TA的第二TA发生器332例子的框图。如所表示，数据去混洗是由公式(2)执行的。
每当从解调器210施加时钟信号CODE_SYM_VALID，第一到第四计数器320到326并行生成不同编码符号索引ci。第一计数器320从0开始并且顺序地输出0、1、2、0、1、2、...。第二计数器322从由“SA+(2/3)N_EP”所定义的IA开始并且顺序地输出IA、IA、IA、IA+1、IA+1、IA+1、IA+2、IA+2、IA+2、...，每个具有14比特。第三计数器324从SA开始并且顺序地输出SA、SA、SA、SA+2、SA+2、SA+2、SA+4、SA+4、SA+4、...，每个具有14比特。第四计数器326从SA开始并且顺序地输出SA+1、SA+1、SA+1、SA+3、SA+3、SA+3、SA+5、SA+5、SA+5、...，每个具有14比特。
选择器328根据第一计数器320的输出选择第二、第三和第四计数器322、324和326的输出之一。模运算器330用P_MAX对选择器328的输出进行模运算并输出经模运算的值作为13比特TA(TA_8-PSK)。因此，第二、第三和第四计数器322、324和326的输出分别对应于当ci＝0、1和2的TA。
给定mi和ci，第二TA发生器324在SA＝0和N_SP＝30条件下生成TA，如图10所示。如果mi＝0和ci＝0，由公式(2)得到TA＝2×N_SP/3＝20。同样，如果mi＝0和ci＝1，TA＝0。即，对于ci＝0，TA根据mi从初始值2×N_SP/3连续增加。如果ci不等于0，TA根据mi从初始值0顺序增加。
图11是表示按照本发明实施例对于16-QAM生成TA的第三TA发生器350的例子的框图。如所表示，由公式(3)执行数据去混洗。第三TA发生器350类似第二TA发生器332的工作。
每当从解调器210施加时钟信号CODE_SYM_VALID，第一、第二和第三计数器340、342和344并行生成不同编码符号索引ci。第一计数器340顺序地输出0、1、0、1、...。第二计数器342从由“SA+N_EP/2”定义的IA开始并且顺序地输出IA、IA、IA+1、IA+1、IA+2、IA+2...，每个具有14比特。第三计数器424从SA开始并且顺序地输出SA、SA、SA+1、SA+1、SA+2、SA+2、...，每个具有14比特。
选择器346根据第一计数器340的输出可变地选择第二和第三计数器342和344的输出。模运算器348用P_MAX对选择器346的输出进行模运算，并且输出经模运算的值作为13比特TA(TA_16-QAM)。因此，当“ci模2”分别等于0和1时，第二和第三计数器342和344的输出对应于TA。
给定mi和ci，在SA＝0和N_SP＝40条件下，第二TA发生器350生成TA，如图12所表示。如果mi＝0和ci＝0，TA＝N_SP/2＝20。如果mi＝0和ci＝1，TA＝0。如果mi＝0和ci＝2，TA＝21。如果mi＝0和ci＝3，TA＝1。
即，对于16-QAM，如果ci是偶数，则TA根据mi从初始值N_SP/2顺序地增加，并且如果ci是奇数，则TA根据mi从初始值0顺序地增加。
2.WA生成
WA生成与去混洗缓冲器的结构有关。参照图2，如上所述去混洗缓冲器220包括三个存储器232、234和236，以便在特播解码器260的各成份解码器的数据读期间，同时读出系统符号和第一与第二奇偶校验符号以便解码一个信息码元。因此，系统符号、第一奇偶校验符号和第二奇偶校验符号分别存储在存储器232、234和235。
根据存储在TA的数据是系统符号还是奇偶校验符号，选择存储器232、234和236之一，并且将TA变换为WA。如图6所示，根据EP大小，改变去混洗缓冲器的每个存储器中存储数据的方式。
如果N_EP＝408、792或1560比特，所接收的分组数据包含S、P0、P0′、P1/P1′。另一方面，如果N_EP＝2328、3096或3864比特，所接收的分组数据包含S、P0、P0′、P1/P1′的部分。因此，当生成WA时，这点必须考虑。
如果N_EP＝408、792或1560比特，利用以下各种情况的TA生成WA：
i)0＜TA＜N_EP
输入符号＝S，WA＝TA：写入QRAM0(RAM_CS＝0)
ii)N_EP＜TA＜3xN_EP
输入符号＝P0或P0′，WA＝TA-N_EP：写入QRAM1(RAM_CS＝1)
iii)3xN_EP＜TA＜5xN_EP
输入符号＝P1或P1′，WA＝TA-3xN_EP：写入QRAM2(RAM_CS＝2)
                                                        ...(4)
如果N_EP＝2328比特，利用以下各种情况的TA生成WA：
i)0＜TA＜N_EP
输入符号＝S，WA＝TA：写入QRAM0(RAM_CS＝0)
ii)N_EP＜TA＜3xN_EP
如果((TA-N_EP)mod 2＝0)
输入符号＝P0，WA＝(TA-N_EP)/2：写入QRAM1(RAM_CS＝1)
否则
输入符号＝P0′，WA＝(TA-N_EP)/2：写入QRAM2(RAM_CS＝2)
iii)TA＞3xN_EP
如果((TA-3xN_EP)模2＝1)
输入符号＝P1′，WA＝(TA-3xN_EP)/2+2328：写入QRAM1(RAM_CS＝1)
否则
输入符号＝P1，WA＝(TA-3xN_EP)/2+2328：写入QRAM2(RAM_CS＝2)
                                                       ...(5)
如果N_EP＝3096或3864比特，利用以下各种情况的TA生成WA：
i)0＜TA＜N_EP
输入符号＝S，WA＝TA：写入QRAM0(RAM_CS＝0)
ii)TA＞N_EP
如果((TA-N_EP)模2＝0)
输入符号＝P0，WA＝(TA-N_EP)/2：写入QRAM1(RAM_CS＝1)
否则
输入符号＝P0′，WA＝(TA-N_EP)/2：写入QRAM2(RAM_CS＝2)
                                                       ...(6)
在上述公式中，TA是临时地址，N_EP是EP大小，并且WA是去混洗缓冲器220中存储经解调的数据的最终写地址。RAM CS是选择信号的芯片，指示用于存储符号所选择的存储器。因此WA是对应存储器的地址。根据EP大小和TA确定S、P0、P0′、P1、P1′中哪个符号要进行存储。因此，可以确定哪个存储器和哪个WA存储输入的符号。
图13是表示按照本发明实施例，当N_EP＝408、792或1560比特时用于生成最终地址WA₁的第一最终地址发生器418的结构例子的图。WA₁是利用公式(4)生成的。
对于a、b和c的输入，如果a＜b，则比较器410在两个比特中输出0，如果a＜c，则在两个比特中输出1，并且否则两个比特中输出2。这里，a、b和c分别连接到TA、N_EP和3xN_EP。比较器410的输出是2-比特存储器选择信号RAM_CS。
第一加法器(加法器1)412从TA中减去N_EP并且第二加法器(加法器2)414从TA中减去3xN_EP。选择器416根据比较器410的输出选择TA，即选择来自第一加法器412的输出“TA-N_EP”、或来自第二加法器414的输出“TA-3xN_EP”，并且输出该选择结果作为12比特的最终地址WA₁。
图14是表示按照本发明实施例，当N_EP＝2328、3096或3864比特时用于生成最终地址WA₂的第二最终地址发生器418的结构例子的图。WA₁是利用公式(5)或(6)生成的。
对于a、b和c的输入，如果a＜b，则比较器420输出0。如果a＜c，则输出1。否则输出2。这里，a、b和c分别连接到TA、N_EP和3xN_EP。提供比较器420的输出作为选择信号和用于第一选择器434的第一输入。
第一加法器422从TA中减去N_EP并且第二加法器424从TA中减去3xN_EP。第一LSB(最低有效位)提取器426通过对从第一加法器422接收的“TA-N_EP”进行模2运算检测第一LSB“(TA-N_EP)mod 2”，并且第二LSB提取器428通过对从第二加法器424接收的“TA-3xN_EP”进行模2运算检测第二LSB“(TA-3xN_EP)mod 2”。
第三加法器430从比较器420输出减去从第一LSB提取器426接收的第一LSB，并提供该差作为选择器434的第二输入。第四加法器432从比较器的输出减去从第二LSB提取器428接收的第二LSB并提供该差作为选择器434的第三输入。第一选择器434选择比较器420、第三加法器430和第四加法器432的输出之一，并输出选择的结果作为2比特存储器选择信号RAM_CS。
同时，提供比较器420的输出作为第二选择器422的选择信号。到第二选择器424的第一输入是TA，其第二输入是在第一除法器436中用2除第一加法器422的输出所得的商，并且其第三输入是：在第五加法器440中将在第二除法器438中的用2除第二加法器424输出所得的商加上2328所得的结果。第二选择器442根据比较器420的输出选择TA、从第一除法器436输出的“(TA-N_EP)/2”、或者从第五加法器440输出的“(TA-N_EP)/2+2328”，并输出选择结果作为12-比特的最终地址WA。
图15、16和17表示根据调制方案如图8、10和12所示的利用TA所生成的WA和存储器选择信号RAM_CS的例子。为了表示简单，下面提供的EP大小是非常小的值，不是实际值。对于N_EP＝408、792、或1560，使用公式(4)作为WA生成公式，并且对于N_EP＝2328、3096、或3864，使用公式(5)或公式(6)。
图15表示对于QPSK的根据输入TA的存储器选择信号RAM_CS和WA。参照图15，因为TA是按QPSK顺序地生成的，当顺序的TA与N_EP比较时，生成存储器选择信号RAM_CS和WA。
图16是表示对于8-PSK的、通过TA与N_EP和3xN_EP比较所生成的存储器选择信号RAM_CS和WA。这里，N_EP＝8。参照图16，将在8-PSK中不是连续的TA与N_EP和3xN_EP进行比较，并且(TA-N_EP)或者(TA-3xN_EP)根据比较结果成为WA。
图17是表示对于16-QAM来讲的存储器选择信号RAM_CS和WA。这里，N_EP＝10。类似于8-PSK的操作，生成存储器选择信号RAM_CS和WA。
按照如上所述的本发明，发送机在发送前混洗系统码和奇偶校验码，并且考虑各个比特之间的不同可靠性，因此增加了采用多电平调制的通信系统的传输可靠性。接收机迅速去混洗接收的数据并从而恢复原来的码字序列。
特别是，因为分别将系统码和奇偶校验码存储在去混洗缓冲器中，为了解码可以将它们同时读出。因此，解码时间可以进一步缩短。在特大奇偶校验码大小的情况下，奇偶校验码部分地存储在奇偶校验码存储器中，节约存储器容量。
另外，根据去混洗规则将经解调的数据存储在去混洗缓冲器，代替利用序列去映射器，并且解码器顺序读出存储的数据。因此，提高去混洗的速度并且避免使用序列去映射的单独缓冲器的需要。结果，本发明能进行高速通信。
虽然在具体调制方案、编码方法、和分组数据长度的内容方面参照本发明某些实施例对本发明进行了表示和描述，但这些表示和描述仅仅是举例性的应用。另外，在本发明的实施例中为了提高解码速度，接收缓冲器是用三个存储器实现的，但是还可以按照根据上述的TA利用单一存储器执行数据去混洗的另外实施例来实现。在这种情况下需要WA生成过程。因此，本专业的技术员将理解，在不脱离由后附权利要求书限定的本发明的精神和范围下可以作出形式和细节上的各种变化。