电介质分离型半导体装置及其制造方法 【技术领域】
本发明涉及经埋入的氧化膜将一对半导体衬底粘合在一起而形成的电介质分离型半导体装置及其制造方法，特别涉及使多孔质氧化膜与埋入氧化膜的正下方接触而形成的电介质分离型半导体装置及其制造方法。
背景技术
关于电介质分离型半导体装置，以往曾提出过多种方案(参照例如后述的专利文献1).
如专利文献1中的图52和图53所示，在电介质分离型半导体装置的半导体衬底上，在其上面和下面分别设置电介质层和背面电极，在电介质层的上面设置n-型半导体层。
此外，电介质层将半导体衬底和n-型半导体层进行电介质分离，第1绝缘膜将n-型半导体层圈在规定的范围内。
在由第1绝缘膜圈定的规定范围内，在n-型半导体层的上面形成电阻值较低的n+型半导体区，进而形成P+型半导体区，将n+型半导体区包围。此外，n+型半导体区和P+型半导体区分别与阴极和阳极连接，阴极和阳极因第2绝缘膜而彼此绝缘。
此外，若象专利文献1中的图54那样，将阳极和背面电极都设定为0V，并逐渐增加阴极的正电压，则第1耗尽层从n-型半导体层和p+型半导体区之间的pn结开始延伸。这时，因半导体衬底固定在接地电位，并通过电介质层起场电极的作用，故在第1耗尽层的基础上，第2耗尽层从n-型半导体层和电介质层的边界面开始向n-型半导体层的上面地方向延伸。
这样，通过第2耗尽层的延伸，第1耗尽层容易向阴极延伸，并使在n-型半导体层和p+型半导体区之间的pn结的电场平缓。该效果就是一般我们所知道的RESURF(Reduced SURface Field：降低表面电场)效果。
此外，若象专利文献1中的图55那样，对于离开p+型半导体区足够远的位置的截面上的场强分布，设第2耗尽层的垂直方向的宽度为x，电介质的厚度为t0，使n-型半导体层的上面与横轴的原点对应，则上述截面的全电压降V可由下式(3)表示。
V＝q·N/(ε2·ε0)×(x2/2+ε2·t0·x/ε3) ...(3)
在式(3)中，N是n+型半导体层的杂质浓度[cm-3]，ε0是真空中的介电常数[C·V-1·cm-1]，ε2是n-型半导体层的相对介电常数，ε3是电介质层的相对介电常数。
由式(3)可知，当保持全电压降V不变，使电介质层的厚度t0变厚时，第2耗尽层的垂直方向的宽度x变短。这意味着RESURF效果减弱。
另一方面，在因n-型半导体层和p+型半导体区之间的pn结的电场以及n-型半导体层和n+型半导体区的边界面的电场集中而不发生雪崩破坏的条件下，半导体装置的耐压最终由因n+型半导体区的正下方的n-型半导体层和电介质层的边界面的电场集中而引发的雪崩破坏所决定。
为了使构成半导体装置满足这样的条件，只要将p+型半导体区和n+型半导体区的距离设定得足够长并对n-型半导体层的厚度d及其杂质浓度进行优化设计即可。
一般都知道，上述条件当象专利文献1中的图56那样，从n-型半导体层和电介质层的边界面到n-型半导体层的表面都已耗尽时，n-型半导体层和电介质层的边界面的电场集中刚好满足雪崩条件。这时，耗尽层到达n+型半导体区，n-型半导体层全部耗尽。
这样的条件下的耐压V可由下式(4)表示。
V＝Ecr·(d/2+ε2·t0/ε3) ...(4)
在式(4)中，Ecr是产生雪崩破坏的临界场强，n+型半导体区的厚度被忽略。
象专利文献1中的图57那样，在n+型半导体区正下方的截面上的垂直方向的场强分布中，n-型半导体层和电介质层的边界(从原点向电极方向的距离d的位置)的场强到达临界场强Ecr。
当在硅片上形成n-型半导体层，并利用氧化硅膜形成电介质层，再计算半导体装置的耐压V时，作为一般的值，采用d＝4×10-4，t0＝2×10-4。
此外，虽然临界场强Ecr受n-型半导体层的厚度d的影响，但这时大致是Ecr＝4×105。若将该临界场强Ecr、ε2(＝11.7)和ε3(＝3.9)代入上述式(4)，则耐压V可由下式(5)表示。
V＝320V ...(5)
因此，若使n-型半导体层的厚度d增加1μm，可得到由下式(6)表示的电压上升ΔV。
ΔV＝Ecr×0.5×10-4＝20[V] ...(6)
此外，若使电介质层的厚度t0增加1μm，可得到由下式(7)表示的电压上升ΔV。
ΔV＝Ecr×11.7×10-4/3.9＝120[V]...(7)
由式(6)、(7)的结果可知，将电介质层设定得比n-型半导体层厚，其耐压上升大，为了提高耐压，可以将电介质层设定得厚一些。
然而，如果将n-型半导体层设定得厚一些，则为了形成第1绝缘膜，需要开发新的深沟蚀刻技术，这样做是不值得的。
但是，若增大电介质层的厚度t0，如上所述，第2耗尽层的延伸量x变小，会降低RESURF效果。即，在n-型半导体层和p+型半导体区之间的pn结的电场集中增大，因在该pn结的雪崩破坏而使耐压受到限制。
【专利文献1】专利第2739018号公报(该公报中的图52～图57)
如上所述，现有的电介质分离型半导体装置存在半导体装置的耐压因电介质层的厚度t0和n-型半导体层的厚度d的关系而受到限制的问题。
【发明内容】
本发明是为了解决上述问题而提出的，其目的在于提供一种电介质分离型半导体装置及其制造方法，可以防止半导体装置的耐压因电介质层的厚度和第1半导体层的厚度的关系而受到限制，可以实现高耐压。
本发明的电介质分离型半导体装置具有：半导体衬底；与上述半导体衬底的主面的整个区域相邻配置的主电介质层；经上述主电介质层与上述半导体衬底贴合的低杂质浓度的第1导电型的第1半导体层；在上述第1半导体层的表面有选择地形成的高杂质浓度的第1导电型的第2半导体层；在上述第1半导体层上形成为离开上述第2半导体层且将该第2半导体层包围的高杂质浓度的第2导电型的第3半导体层；在该第1半导体层上形成为将上述第3半导体层的外周缘包围且从上述第1半导体层的表面到达上述主电介质层的环状绝缘层；与上述第2半导体层的表面接合配置的第1主电极；与上述第3半导体层的表面接合配置的第2主电极；在与上述半导体衬底的主面相对的背面形成的背面电极；以及在与上述主电介质层的上述主面侧相接的状态下在上述半导体衬底内形成的第1辅助电介质层，上述第1辅助电介质层形成在包含上述第1主电极的正下方的位置且从该第1主电极侧扩展到超过上述第1和第2主电极间的距离L的40％的范围的区域内，并由多孔质氧化膜构成。
若按照本发明，主电介质层的厚度薄，不破坏RESURF效果，在形成第1辅助电介质层的范围内使电介质层的总厚度厚，取得电压降而提高耐压。此外，因第1辅助电介质层由氧化膜形成速度快的多孔质氧化膜形成，故可以明显地降低制造时间和制造成本。
【附图说明】
图1是表示本发明实施方式1的电介质分离型半导体装置的剖视立体图。
图2是表示本发明实施方式1的电介质分离型半导体装置的主要部分的剖视图。
图3是用来说明本发明实施方式1的电介质分离型半导体装置的正向耐压的保持动作的剖视图。
图4表示图3的A-A’剖面的场强分布的说明图。
图5是用来说明在本发明实施方式1的耐压条件下电介质分离型半导体装置的正向耐压的保持动作的剖视图。
图6表示图5的B-B’剖面的场强分布的说明图。
图7是说明本发明实施方式1的电介质分离型半导体装置的多孔质氧化膜区的宽度W对第1和第2主电极间的距离L的比率(W/L)和耐压的关系的图。
图8是说明本发明实施方式1的电介质分离型半导体装置的制造方法的工序剖视图。
图9是表示本发明实施方式2的电介质分离型半导体装置的剖视图。
图10是表示本发明实施方式3的电介质分离型半导体装置的剖视图。
图11是说明本发明实施方式3的电介质分离型半导体装置的制造方法的工序剖视图。
图12是说明本发明实施方式4的电介质分离型半导体装置的制造方法的多孔质氧化膜区形成工序的工序剖视图。
图13是说明本发明实施方式5的电介质分离型半导体装置的耐压加压状态的剖视图。
图14是说明本发明实施方式5的电介质分离型半导体装置的制造方法的多孔质硅区形成工序的工序剖视图。
图15是说明本发明实施方式1的电介质分离型半导体装置的耐压加压状态的剖视图。
图16是说明适用于本发明的电介质分离型半导体装置的制造方法的阳极化处理的示意图。
图17是说明本发明实施方式6的电介质分离型半导体装置的制造方法的多孔质硅区形成工序的工序剖视图。
图18是说明本发明实施方式1的电介质分离型半导体装置的制造方法中的氧化工序和贴合工序的工序剖视图。
图19是说明本发明实施方式7的电介质分离型半导体装置的制造方法的多孔质氧化膜区形成工序的工序剖视图。
图20是说明本发明实施方式9的电介质分离型半导体装置的制造方法的多孔质氧化膜区形成工序的工序剖视图。
图21是说明本发明实施方式9的电介质分离型半导体装置的制造方法的多孔质氧化膜区形成工序的背视图。
图22是说明本发明实施方式10的电介质分离型半导体装置的制造方法的多孔质氧化膜区形成工序的工序剖视图。
图23是说明本发明实施方式11的电介质分离型半导体装置的制造方法的多孔质氧化膜区形成工序的工序剖视图。
图24是说明本发明实施方式11的电介质分离型半导体装置的制造方法的多孔质氧化膜区形成工序的俯视图。
图25是说明本发明实施方式12的电介质分离型半导体装置的制造方法的工序剖视图。
【具体实施方式】
实施方式1.
图1是表示本发明实施方式1的电介质分离型半导体装置的剖视立体图，图2是表示本发明实施方式1的电介质分离型半导体装置的主要部分的剖视图。
在图1和图2中，在半导体衬底1的上面和下面分别设置埋入氧化膜层3(主电介质层)和背面电极8，n-型半导体层2(低杂质浓度的第1导电型的第1半导体层)设在埋入氧化膜层3的上面。该埋入氧化膜层3作为对半导体衬底1和n-型半导体层2进行电介质分离的电介质层起作用。此外，绝缘层9(沟分离)从n-型半导体层2的表面到埋入氧化膜层3贯通n-型半导体层2，呈环状形成，将n-型半导体层2圈在规定的范围(环状)内。
在由该绝缘层9圈定的规定范围内，利用n-型半导体层2在n-型半导体层2的上面形成n+型半导体区4(高杂质浓度的第1导电型的第2半导体层)，在n-型半导体层2内有选择地形成p+型半导体区5(高杂质浓度的第2导电型的第3半导体层)，将n+型半导体区4包围。第1主电极6和第2主电极7分别与n+型半导体区4和p+型半导体区5连接。而且，第1主电极6和第2主电极7通过绝缘膜11相互电绝缘。
第1多孔质氧化膜区10(第1辅助电介质层)在半导体衬底1内，在第1主电极6的正下方的位置形成，与埋入氧化膜层3的下面相接。此外，在p+型半导体区5的上面有选择地形成n+型半导体区12，和p+型半导体区5一起与第2主电极7连接。进而，在第2主电极7的附近且离第1主电极6近的位置形成栅极14，外面包围绝缘膜11。绝缘膜11例如由氧化膜形成，位于栅极14正下方的绝缘膜11的区域起栅极氧化膜13的作用。
这样构成的电介质分离型半导体装置100变成栅极14经栅极氧化膜13与p+型半导体区5、n+型半导体区12和n-型半导体层2相对的结构，起源极为第2主电极7、漏极为第1主电极6的n沟道MOS晶体管(功率器件)的作用。
图3是用来说明本发明实施方式1的电介质分离型半导体装置100的正向耐压的保持动作的剖视图，图4表示图3的A-A’剖面的场强分布的说明图。
在图3中，示出埋入氧化膜层3的厚度t0、第1多孔质氧化膜区10的边缘16、与n-型半导体层2关联的耗尽层15a、15b、耗尽层15b的厚度x以及第1主电极6和第2主电极7的距离L。
在图3中，若将第2主电极7和背面电极8都设定为接地电位(0V)，并对第1主电极6加正电压(+V)，再使其逐渐增加，则耗尽层15a从n-型半导体层2和p+型半导体区5之间的pn结开始延伸。
这时，因半导体衬底1通过电介质层(埋入氧化膜层3和第1多孔质氧化膜区10)起固定在接地电位上的场电极的作用，故耗尽层15b在耗尽层15a的基础上，从n-型半导体层2和电介质层的边界面开始向n-型半导体层2的上面的方向延伸。
因此，因RESURF效果而使在n-型半导体层2和p+型半导体区5之间的pn结的电场趋于平缓。
图4示出离开p+型半导体区5足够远的位置(图3的A-A’剖面)的场强分布。
在图4中，横轴表示背面电极8侧的位置，纵轴表示场强，设耗尽层15b的厚度(延伸量)为x，埋入氧化膜层3的厚度为t0，使n-型半导体层2的上面与横轴的原点对应。
A-A’剖面的全电压降V和现有的电介质分离型半导体装置的情况一样，由上述式(3)表示。
即，即使全电压降相等，若将埋入氧化膜层3的厚度t0设定得厚一些，则耗尽层15b的延伸量x变短，RESURF效果会降低。
另一方面，在不发生因n-型半导体层2和p+型半导体区5之间的pn结的电场集中以及n-型半导体层2和n+型半导体区4的边界面的电场集中而引起的雪崩破坏的条件下，半导体装置100的耐压最终由因n+型半导体区4的正下方的n-型半导体层2和埋入氧化膜层3的边界面的电场集中而引发的雪崩破坏所决定。
为了满足这样的条件地来构成半导体装置100，只要将p+型半导体区5和n+型半导体区4的距离L设定得足够长并对n-型半导体层2的厚度d及其杂质浓度N进行优化设计即可。例如，若假定耐压为600V，则可以将距离L设计为70μm～100μm左右。
图5是用来说明在上述条件下电介质分离型半导体装置100的正向耐压的保持动作的剖视图。
一般知道，上述条件意味着「当从n-型半导体层2和埋入氧化膜层3的边界面到n-型半导体层2的表面都已耗尽时，n-型半导体层2和埋入氧化膜层3的边界面的电场集中刚好满足雪崩条件的状态」。
图5示出耗尽层15b到达n+型半导体区4并使整个n-型半导体层2耗尽的情况。
该条件下的耐压V由n+型半导体区4的正下方(即图5中的B-B’剖面)的全电压降表示，可由下式(8)表示。
V＝Ecr·(d/2+ε2·t1/ε3) ...(8)
在式(8)中，t1是电介质层的总厚度(埋入氧化膜层3加第1多孔质氧化膜区10的厚度)[cm]，忽略n+型半导体区4的厚度。
再有，式(8)是用厚度t1替换上述式(4)中的厚度t0所得到的式子。
图6表示B-B’剖面的场强分布的说明图。
在图6中，n-型半导体层2和电介质层的边界(从原点向电极8方向的距离d的位置)的场强达到临界场强Ecr。
即，由上述式(3)和上述式(8)可知，通过将埋入氧化膜层3的厚度t0设定得较薄，不破坏RESURF效果，且将形成第1多孔质氧化膜区10的范围内的电介质层的总厚度t1设定的较厚，可以获得电压降而使耐压比现有例的情况有所提高。
这里，参照图7说明第1多孔质氧化膜区10的宽度W对第1和第2主电极6、7间的距离L的比(W/L)和耐压之间的关系。再有，在图7中，纵轴表示标准化的耐压，横轴表示W/L。
由图7可知，在第1多孔质氧化膜区10的宽度W不到第1和第2主电极6、7间的距离L的40％的区域，若第1多孔质氧化膜区10的宽度W变大，则耐压急剧上升。而且，当第1多孔质氧化膜区10的宽度W超过第1和第2主电极6、7间的距离L的40％时，可以得到规定值附近的耐压。
根据以上情况，并考虑耐压，希望将第1多孔质氧化膜区10的边缘16设定在从第1主电极6侧向第2主电极7方向的距离是第1和第2主电极6、7间的距离L的40％以上的位置上。
此外，在该电介质分离型半导体装置100中，将埋入氧化膜层3的厚度t0设定得较薄，不破坏RESURF效果，且将形成第1多孔质氧化膜区10的范围内的电介质层的总厚度t1设定的较厚，可以获得电压降而使耐压提高。这里，多孔质硅的氧化速度因该多孔质硅的孔隙率而变化，并且可以从几十倍～100倍进行高速化控制。因此，当氧化多孔质硅时，可以以比通常的氧化膜形成速度高几十倍的速度进行氧化。所以，当为了提高耐压而使用通常的氧化膜形成厚的电介质层部分时，需要几天到1周以上的处理时间，而对于多孔质氧化膜，包括形成作为其前阶段形状的多孔质硅的时间，也用不了半天时间，可以明显降低制造时间和制造成本。
再有，上述「孔隙率」就是「疏密度」的概念。即，孔隙率是指由在将单晶硅加工成多孔质硅时溶出的重量和已形成的多晶硅区域的大小所规定的物理量，表示多孔质硅的形状特性「所谓疏密的程度」。该孔隙率(P)由下式(9)确定(参照Appl.Phys.Lett，42(4)，pp.386-388，R.P.Holmstrom and J.Y.Chi)。
P＝Δm/(σ×A×t) ...(9)
式(9)中，Δm是多孔质化时溶出的硅的重量(g)，σ是硅的比重(2.33g/cm3)，A是形成多孔质硅的表面积(cm2)，t是多孔质硅的膜厚(cm)。
该孔隙率是从0到1之间变化的物理量，「0」表示单晶硅本身，「1」表示被完全腐蚀的空间状态。即，孔隙率越接近1，该膜越疏松。
下面，参照图8说明该电介质分离型半导体装置100的制造方法。
首先，作为半导体衬底，准备1块p型硅衬底20。接着，如图8的(a)所示，在p型硅衬底20的主面上形成n+扩散区21和p+扩散区22，使n+扩散区21将p+扩散区22包围。接着，在HF溶液中使p型硅衬底20阳极化。由此，从p型硅衬底20的背面侧向p+扩散区22流过阳极化电流23，如图8(b)所示，p+扩散区22变成多孔质硅区22a。
接下来，对p型硅衬底20进行氧化处理，如图8的(c)所示，形成氧化膜区24和第1多孔质氧化膜区10。在此，使多孔质硅区22a在300℃以下的较低温度下，暂时暴露在氧化性环境中，然后在1100℃以上的高温下进行氧化。由此，可以抑制多孔质硅的凝缩，可以得到不剥离的第1多孔质氧化膜区10。再有，上述氧化使用高压氧化也可以得到同样的效果。
接下来，准备主面已形成氧化膜层25的n型硅衬底。接着，将p型硅衬底20和n型硅衬底贴合在一起，使第1多孔质氧化膜区10和氧化膜25紧密接触，通过例如1200℃、3小时的热氧化等温度处理来提高贴合强度。而且，将n型硅衬底研磨成规定的厚度，形成n-型半导体层2。由此得到图8的(d)所示的SOI(silicon OnInsulator：硅绝缘)结构。这里，氧化膜区24和氧化膜层25相当于埋入氧化膜层3。
接下来，利用SOI处理，制作图8的(e)所示的已形成n沟道HV-MOS的电介质分离型半导体装置100。
再有，图8的(d)的制作工序虽然没有图示，但可以通过以下的处理构成。
首先，在n-型半导体层2上形成氧化膜，除去与绝缘膜9对应的氧化膜的部位，将该氧化膜作为掩模，对n-型半导体层2进行蚀刻，作成直到氧化膜层25的沟。而且，一旦除去氧化膜之后，利用热氧化再次形成氧化膜，对该氧化膜进行蚀刻并用绝缘膜9来埋藏沟。
接下来，在n-型半导体层2上形成氧化膜，绘制氧化膜的图形。接着，将该图形化的氧化膜作为掩模，注入硼，并进行退火，形成p+型半导体区5。同样，通过离子注入和退火形成n+型半导体区4。同样，通过离子注入和退火形成n+型半导体区12。进而，形成绝缘膜11、栅极14和第1、第2主电极6、7。最后，对半导体衬底1的整个背面进行抛光处理，除去在半导体衬底1的背面形成的氧化膜区24，形成由金属蒸镀层(例如，Ti/Ni/Au的3层蒸镀等)形成的背面电极8，制作出电介质分离型半导体装置100。
按照该电介质分离型半导体装置100的制造方法，在将n型硅衬底和p型硅衬底20贴合之前，在P型硅衬底20的主面形成p+扩散区22和n+扩散区21，通过阳极化电流，使p+扩散区22形成多孔质硅区22a，对多孔质硅区22a进行氧化，形成第1多孔质氧化膜区10，所以，可以在短时间内制作出能承受大电压降的电介质层的厚膜部分，可以降低制造时间和制造成本。
此外，因在300℃以下的较低温度下使多孔质硅区22a暂时暴露在氧化性气氛中，然后在1100℃以上的高温下进行氧化，故能够抑制多孔质硅的凝缩，制造出不剥离的第1多孔质氧化膜区10。
实施方式2.
图9是表示本发明实施方式2的电介质分离型半导体装置的剖视图。
在图9中，第2多孔质氧化膜区30在半导体衬底1内，在绝缘层9的正下方的位置形成，与埋入氧化膜层3的下面相接。
再有，其余的结构和上述实施方式1一样。
在该实施方式2的电介质分离型半导体装置101中，除了上述实施方式1的效果之外，因第2多孔质氧化膜区30(第2辅助电介质层)在半导体衬底1内，在绝缘层9的正下方的位置形成，与埋入氧化膜层3的下面相接，故绝缘层9(沟分离)形成时产生的应力因第2多孔质氧化膜区30而得到缓和。因此，可以抑制绝缘层9周边缺陷的产生，同时可以防止因压电效应引起的功率器件导通特性的变化，可以提高功率器件工作的可靠性。
再有，在上述实施方式1的制造方法中图8的(a)、(b)的工序中，在第1多孔质氧化膜区10和第2多孔质氧化膜区30的形成区形成p+扩散区22，从p型硅衬底20的背面侧向p+扩散区22通过阳极化电流23，在p型硅衬底20上形成第1多孔质氧化膜区10和第2多孔质氧化膜区30。然后，执行图8的(c)～(e)的工序，可以制作出电介质分离型半导体装置101。
实施方式3.
图10是表示本发明实施方式3的电介质分离型半导体装置的剖视图，图11是说明本发明实施方式3的电介质分离型半导体装置的制造方法的工序剖视图。
在图10中，第1空洞区31(埋入空洞)在半导体衬底1内，在绝缘层9的正下方的位置形成，与埋入氧化膜层3的下面相接。
再有，其余的结构和上述实施方式1一样。
下面，参照图1说明这样构成的电介质分离型半导体装置102的制造方法。
首先，作为半导体衬底，准备1块p型硅衬底20。接着，在p型硅衬底20的主面上形成n+扩散区21和第1、第2p+扩散区32、33。这时，n+扩散区21将第1p+扩散区32包围，第2p+扩散区33在绝缘层9的正下方的位置呈环状形成。如图11的(a)所示，在p型硅衬底20的主面上形成氧化膜34，绘制氧化膜34的图形，使第1p+扩散区32露出。接着，从p型硅衬底20的背面侧向第1p+扩散区32通过阳极化电流23。因此，第1p+扩散区32变成多孔质硅区32a。
接下来，在除去氧化膜34之后，对p型硅衬底20进行和上述实施方式1同样的氧化处理，因此，多孔质硅区32a变成氧化后的第1多孔质氧化膜区10，氧化膜区24在p型硅衬底20的主面侧的将第1多孔质氧化膜区10除外的区域内形成。接着，绘制氧化膜24的图形，使第2p+扩散区33露出。然后，如图11的(b)所示，通过较高电压的阳极化电流35，并电解研磨36第2p+扩散区33。由此，如图11的(c)所示，除去第2p+扩散区33，p型硅衬底20上形成第1空洞区31。
接下来，准备主面已形成氧化膜层25的n型硅衬底。接着，将p型硅衬底20和n型硅衬底贴合在一起，使第1多孔质氧化膜区10和氧化膜25紧密接触，通过例如1200℃、3小时、热氧化等温度处理来提高贴合强度。而且，将n型硅衬底研磨成规定的厚度，形成n-型半导体层2。由此得到图11的(d)所示的SOI(硅绝缘)结构。这里，氧化膜区24和氧化膜层25相当于埋入氧化膜层3。
接下来，和上述实施方式1一样，利用SOI处理，制作图11(e)所示的形成了n沟道HV-MOS的电介质分离型半导体装置102。
在该实施方式3的电介质分离型半导体装置102中，除了上述实施方式1的效果之外，因第1空洞区31在半导体衬底1内，在绝缘层9的正下方的位置形成，与埋入氧化膜层3的下面相接，故绝缘层9(沟分离)形成时产生的应力因第1空洞区31而得到缓和。因此，可以抑制绝缘层9周边缺陷的产生，同时可以防止因压电效应引起的功率器件导通特性的变化，可以提高功率器件工作的可靠性。结果，可以同时实现功率器件的高耐压化和器件内应力的减轻。
实施方式4.
图12是说明本发明实施方式4的电介质分离型半导体装置的制造方法的多孔质氧化膜区形成工序的工序剖视图。
下面，参照图12说明实施方式4的电介质分离型半导体装置的制造方法。
首先，实施上述实施方式1的图8的(a)、(b)的工序，在p型硅衬底20的主面上形成多孔质硅区22a。
接下来，如图12的(a)所示，在300℃以下的温度范围内对p型硅衬底20进行真空加热37，使多孔质硅区22a内干燥、脱气。
接下来，如图12的(b)所示，将p型硅衬底20放置在10个大气压以上的氧气环境中，照射电子束38。由此，在p型硅衬底20的主面附近产生臭氧39，使多孔质硅区22a和p型硅衬底20的主面侧氧化，在p型硅衬底20的主面侧形成氧化膜区24和第1多孔质氧化膜区10。
接下来，准备主面已形成氧化膜层25的n型硅衬底。接着，将p型硅衬底20和n型硅衬底贴合在一起，使第1多孔质氧化膜区10和氧化膜25紧密接触，通过例如1200℃、3小时、热氧化等温度处理来提高贴合强度。而且，将n型硅衬底研磨成规定的厚度，形成n-型半导体层2。由此得到图12(c)所示的SOI结构。这里，氧化膜区24和氧化膜层25相当于埋入氧化膜层3。
接下来，和上述实施方式1一样，利用SOI处理，制作形成了n沟道HV-MOS的电介质分离型半导体装置。
按照该实施方式4，通过使在将n型硅衬底和p型硅衬底20贴合的工序之前进行的氧化工序在低温环境下进行，可以减少氧化工序中产生的异物，同时，可以避免在氧化膜区24和第1多孔质氧化膜区10的边界区域产生新的应力。由此，可以抑制P型硅衬底20的主面的氧化面上的凹凸，在贴合n型硅衬底和p型硅衬底20时减少未贴合区域的产生，同时，提高贴合强度。结果，可以减小SOI衬底的次品率，可以得到可靠性更高的元件。
实施方式5.
图13是说明本发明实施方式5的电介质分离型半导体装置的耐压加压状态的剖视图，图14是说明本发明实施方式5的电介质分离型半导体装置的制造方法的多孔质硅区形成工序的工序剖视图。
在图13中，第1多孔质氧化膜区40(第1辅助电介质层)在半导体衬底1内，在第1主电极6的正下方的位置形成，与埋入氧化膜层3的下面相接。而且，与第1多孔质氧化膜区40的外缘部的埋入氧化膜层3相接的部位向径向伸出，构成突出部40a。
再有，其余的结构和上述实施方式1一样。
说明这样构成的电介质分离型半导体装置103的制造方法。
首先，如图14所示，在p型硅衬底20的主面分别有选择地形成n+扩散区21和p+扩散区22，进而，在横跨n+扩散区21和p+扩散区22的外缘部的正下方的范围内形成n+埋入扩散区41，且具有直到与n+扩散区21相邻的深度，然后，通过阳极化电流23以形成多孔质硅区42。因该阳极化电流23的电流路径被限制在p-衬底区和p+扩散区，故该多孔质硅区42呈反凸起的形状。
接下来，对p型硅衬底20进行氧化，形成外缘部具有突出部40a的反凸起形状的第1多孔质氧化膜区40和氧化膜区24。此后，将n型硅衬底和p型硅衬底20贴合在一起，在研磨n型硅衬底形成的n-型半导体层2上形成功率器件，从而得到电介质分离型半导体装置103。
这里，在上述实施方式1的电介质分离型半导体装置100中，若使第2主电极7和背面电极8接地并向第1主电极6加正极性的高电压，则如图15所示，跨过n-型半导体层2、氧化膜层25、氧化膜区24和第1多孔质氧化膜区10形成电位差44。该电位差44在第1多孔质氧化膜区10的端部引起电场集中45。该电场集中45是引起工作不稳定或因过度电场集中而产生的绝缘破坏的主要原因。
另一方面，在电介质分离型半导体装置103中，若使第2主电极7和背面电极8接地并向第1主电极6加正极性的高电压，则如图13所示，跨过n-型半导体层2、氧化膜层25、氧化膜区24和第1多孔质氧化膜区40形成电位差43。而该电位差43沿着第1多孔质氧化膜区40的突出部40a的突出形状向外延伸，使上述第1多孔质氧化膜区10的端部的电场集中45得以缓和。因此，可以抑制因电场集中45引起的工作不稳定或绝缘破坏的发生，避免器件特性的恶化。
实施方式6.
图16是说明适用于本发明的电介质分离型半导体装置的制造方法的阳极化处理的示意图，图17是说明本发明实施方式6的电介质分离型半导体装置的制造方法的多孔质硅区形成工序的工序剖视图。
首先，参照图16说明阳极化工序。再有，为说明方便起见，对位于晶片中央部的部件附加符号“a”，对位于晶片周边部的部件附加符号“b”。
在p型硅晶片50的主面分别有选择地形成n+扩散区51和p+扩散区52a、52b，并在p型硅晶片50的主面形成氧化膜区53，使p+扩散区52a、52b露出。将这样构成的p型硅晶片50放在HF溶液中浸渍，在一对Pt电极54间加电压，进行阳极化。这时，阳极化电流55a、55b从p型硅晶片50的背面侧向p+扩散区52a、52b流动，p+扩散区52a、52b分别变成多孔质硅区56a、56b。
这里，设阳极化电流55a的电流路径的电阻为R1、R2、R3，形成的多孔质硅区56a的深度为tp，阳极化电流55b的电流路径的电阻为R1’、R2’、R3’，形成的多孔质硅区56b的深度为tp’。
当各位置上的电流路径的总电阻(R1+R2+R3)和(R1’+R2’+R3’)之间发生不均衡时，以与其大小成反比的关系的形式，tp和tp’之间也会发生不均衡。结果，p型硅晶片50内的多孔质硅区的深度的离散会扩大。这在功率器件制造后会带来其实际耐压值的离散。
在该实施方式6中，如图17所示，在p型硅衬底20的主面分别有选择地形成n+扩散区21和p+扩散区22，进而，在横跨n+扩散区21和p+扩散区22的外缘部的正下方的范围内形成n+埋入扩散区46，且具有离开n+扩散区21的深度，然后，通过阳极化电流23以形成多孔质硅区47。
因此，阳极化电流23沿着从p型硅衬底20的背面侧绕过n+埋入扩散区46到达p+扩散区22的电流路径流动。而且，多孔质硅以上溯阳极化电流23的电流路径的形式生长，在到达n+埋入扩散区46的时候停止向深度方向的生长，得到深度为tp”的多孔质硅区47。
接下来，例如，参考图8的(c)～(e)的工序，对p型硅衬底20进行氧化，将n型硅衬底和p型硅衬底20贴合在一起，在研磨n型硅衬底形成的n-型半导体层2上形成功率器件，从而得到电介质分离型半导体装置。
这样，在该实施方式6的多孔质硅区的形成方法中，因在横跨n+扩散区21和p+扩散区22的外缘部的正下方的范围内形成n+埋入扩散区46，且具有离开n+扩散区21的深度，故因阳极化引起的多孔质硅的生长在到达n+埋入扩散区46的时候便停止下来。这样，可以利用n+埋入扩散区46的深度方向的位置控制多孔质硅区47的深度，所以，即使假设电流路径的总电阻值离散，也可以在整个晶片上形成深度均匀的多孔质硅区47。
因此，若使用该多孔质硅区的形成方法，可以以高的成品率稳定地制造出具有所要的特性的功率器件。
实施方式7.
图18是说明本发明实施方式1的电介质分离型半导体装置的制造方法中的氧化工序和贴合工序的工序剖视图，图19是说明本发明实施方式7的电介质分离型半导体装置的制造方法的多孔质氧化膜区形成工序的工序剖视图。
首先，参照图18说明在将n型硅衬底和p型硅衬底贴合之前，在P型硅衬底上形成多孔质氧化膜区的情况。
在P型硅衬底20的主面上形成n+扩散区和p+扩散区，在HF溶液中使P型硅衬底20阳极化。由此，如图18(a)所示，得到已形成多孔质硅区22a的P型硅衬底20。
接下来，使多孔质硅区22a在300℃以下的较低温度下，暂时暴露在氧化性气氛中，然后在1100℃以上的高温下进行氧化，形成氧化膜区24和第1多孔质氧化膜区10。
在该氧化工序中，当多孔质硅区22a的孔隙不均匀时，氧化膜的生长速度和应力分布产生不均衡，结果，如图18(b)所示，可能会在第1多孔质氧化膜区10的表面出现凹凸不平。
而且，当第1多孔质氧化膜区10的表面出现凹凸不平时，如图18(c)所示，可能会诱发P型硅衬底20和n型硅衬底(n-型半导体层2)贴合不良(未贴合区)48。
此外，从多孔质硅区形成到氧化完毕必须进行扩散处理或氧化处理等一连串的作业，有附着异物49之虞。异物49的附着与诱发P型硅衬底20和n型硅衬底的贴合不良(未贴合区)48有关。
在该实施方式7的电介质分离型的半导体装置104中，如图19所示，第1多孔质氧化膜区58在P型硅衬底20内形成，与氧化膜层25的下面相接，由在包含第1主电极6的正下方的位置、从第1主电极6侧向第2主电极7方向的超过第1和第2主电极6、7间的距离L的40％的范围内扩展的圆盘状的主部58a(第1辅助电介质层)和按规定的宽度从主部58a延伸到第2主电极7的正下方的延伸部58b(第3辅助电介质层)构成。而且，在绝缘膜9的正下方的位置，从P型硅衬底20的背面侧到氧化膜层25形成背面开口部59。进而，使第1多孔质氧化膜区58的延伸部58b从背面开口部59露出。
再有，其余的结构和上述实施方式1一样。
下面，说明这样构成的电介质分离型半导体装置104的制造方法。
首先，得到已形成和上述第1多孔质氧化膜区58相同形状的多孔质硅区57的P型硅衬底20。其次，准备主面已形成氧化膜层25的n型硅衬底。接着，将p型硅衬底20和n型硅衬底贴合在一起，使形成多孔质硅区57的p型硅衬底20的主面和形成了氧化膜层25的n型硅衬底的主面紧密接触，通过例如1200℃、3小时、热氧化等温度处理来提高贴合强度。而且，将n型硅衬底研磨成规定的厚度，形成n-型半导体层2。进而利用SOI处理，在n-型半导体层2上形成n沟道HV-MOS。然后，通过利用干腐蚀、KOH的蚀刻等，从p型硅衬底20的背面侧到绝缘层9的正下方的氧化膜层25形成背面开口部59。这里，多孔质硅区57的一部分从背面开口部59露出。
接着，在该状态下使其暴露在高浓度的臭氧环境下。由此，利用臭氧60对多孔质硅区57的氧化从背面开口部59向第1主电极6侧进行，形成第1多孔质氧化膜区58。
在该实施方式7中，因第1多孔质氧化膜区58的主部58a的端部位于从第1主电极6侧向第2主电极7方向的相当于第1和第2主电极6、7间的距离L的40％以上的位置上，故和上述实施方式1一样，通过第1多孔质氧化膜58得到电压降而提高耐压。
此外，若按照该实施方式7，将已形成多孔质硅区57的p型硅衬底20和n型硅衬底贴合在一起，研磨n型硅衬底，形成n-型半导体层2，在n-型半导体层2上形成n沟道HV-MOS，然后，在p型硅衬底20形成背面开口部59，利用臭氧60，从背面开口部59开始对多孔质硅区57进行氧化。即，在将p型硅衬底20和n型硅衬底贴合后，进行多孔质硅区57的氧化工序，不存在因上述第1多孔质氧化膜区的表面出现凹凸不平而引起P型硅衬底20和n型硅衬底贴合不良(未贴合区)48的问题。同样，不会因从多孔质硅区形成到氧化完毕的扩散处理或氧化处理等一连串的作业而附着异物49，可以抑制因异物49的附着而发生P型硅衬底20和n型硅衬底的贴合不良(未贴合区)48的情况。
因此，可以得到既能减少贴合不良又能实现高耐压的电介质分离型半导体装置及其制造方法。
再有，利用本发明形成的第1多孔质氧化膜区58多少还保持一点应力，但预先贴合的氧化膜和硅界面的粘接力远比该应力强，还达不到能诱发贴合不良的程度。此外，背面开口部59与表面不贯通，其直径也小于100μm，所以，不用担心在组装工序中的晶片吸附时会出现故障。
此外，虽然是在高浓度的臭氧环境中进行多孔质硅区57的氧化，但也可以在氧气环境中进行多孔质硅区57的氧化。
实施方式8.
该实施方式8是将实施方式7中的多孔质硅区57的孔隙率设定在0.6以上。
在该实施方式8中，因将多孔质硅区57的孔隙率设定在0.6以上，故可以将氧化速度确保在一定值以上，同时，可以抑制氧化后的应力。结果，除了能减少贴合不良之外，还可以提高电介质分离型半导体装置的功率器件的工作可靠性。
实施方式9.
图20和图21分别是说明本发明实施方式9的电介质分离型半导体装置的制造方法的多孔质氧化膜区形成工序的工序剖视图和背视图。
在图20和图21中，在p型硅衬底20内形成第1多孔质氧化膜区62，与氧化膜层25的下面相接，由在包含第1主电极6的正下方的位置、从第1主电极6向第2主电极7方向的超过第1和第2主电极6、7间的距离L的40％的范围内扩展的圆盘状的主部62a(第1辅助电介质层)和按规定的宽度从主部62a延伸到第2主电极7的正下方的延伸部62b(第3辅助电介质层)构成。而且，从主部62a以等角度间隔在圆周方向上形成4个延伸部62b。此外，在绝缘膜9的正下方的位置，从P型硅衬底20的背面侧到氧化膜层25形成4个背面开口部59。进而，使第1多孔质氧化膜区62的延伸部62b从各背面开口部59露出。在图21中，A表示由绝缘层9分离的区域，B表示功率器件区。
再有，其余的结构和上述实施方式7一样。
下面，说明这样构成的电介质分离型半导体装置105的制造方法。
首先，得到已形成多孔质硅区61的P型硅衬底20。该多孔质硅区61按和上述第1多孔质氧化膜区62相同的形状形成。
其次，准备主面已形成氧化膜层25的n型硅衬底。接着，将p型硅衬底20和n型硅衬底贴合在一起，使形成多孔质硅区61的p型硅衬底20的主面和形成了氧化膜25的n型硅衬底的主面紧密接触，通过例如1200℃、3小时、热氧化等温度处理来提高贴合强度。而且，将n型硅衬底研磨成规定的厚度，形成n-型半导体层2。进而利用SOI处理在n-型半导体层2上形成n沟道HV-MOS。然后，通过利用干腐蚀、KOH的蚀刻等，从p型硅衬底20的背面侧到绝缘层9的正下方的氧化膜层25形成背面开口部59。这里，多孔质硅区61的一部分从背面开口部59露出。
接着，在该状态下使其暴露在高浓度的臭氧环境下。由此，如图20所示，利用臭氧60对多孔质硅区61的氧化从背面开口部59向第1主电极6侧进行，形成第1多孔质氧化膜区62。
因此，在该实施方式9中，因在将p型硅衬底20和n型硅衬底贴合后，进行多孔质硅区61的氧化工序，故和上述实施方式7一样，既能减少贴合不良又能实现高耐压。
此外，若按照实施方式9，因4个延伸部62b在圆周方向按等角度间隔形成，故多孔质硅区61的氧化从图21中的上下左右4个方向进行，不用担心所得到的氧化膜的应力分布或氧化膜的形状在器件的某一侧会出现局部不均衡。
再有，在上述实施方式9中，4个延伸部62b在圆周方向按等角度间隔形成，但延伸部62b的个数不一定是4个，只要是2个以上就可以，只要在圆周方向按等角度间隔形成以确保结构的对称性即可。
实施方式10.
图22是说明本发明实施方式10的电介质分离型半导体装置的制造方法的多孔质氧化膜区形成工序的工序剖视图。
该实施方式10的电介质分离型半导体装置106除了代替背面开口部59而设置表面开口部63之外，其余均和上述实施方式7结构相同。
下面，参照图22说明该实施方式10的电介质分离型半导体装置的制造方法。
首先，和上述实施方式7一样，得到已形成多孔质硅区57的P型硅衬底20。其次，准备主面已形成氧化膜层25的n型硅衬底。接着，除去一部分氧化膜层25，形成氧化膜除去区64。再有，该氧化膜除去区64位于后述的绝缘层9的正下方位置。
接着，将p型硅衬底20和n型硅衬底贴合在一起，使形成多孔质硅区57的p型硅衬底20的主面和形成了氧化膜层25的n型硅衬底的主面紧密接触，通过例如1200℃、3小时、热氧化等温度处理来提高贴合强度。而且，如图22(a)所示，将n型硅衬底研磨成规定的厚度，形成n-型半导体层2。
接着，利用SOI处理在n-型半导体层2上形成n沟道HV-MOS。而且，如图22(b)所示那样，通过利用干腐蚀、KOH的蚀刻等，在氧化膜除去区64的形成位置，从n-型半导体层2的表面侧到多孔质硅区57的底面形成表面开口部63。这里，多孔质硅区57的一部分从表面开口部63露出。
接着，在该状态下使其暴露在高浓度的臭氧环境下。由此，利用臭氧60对多孔质硅区57的氧化从表面开口部63向第1主电极6侧进行，形成第1多孔质氧化膜区58。
在该实施方式10中，第1多孔质氧化膜区58的主部58a的端部位于从第1主电极6向第2主电极7方向的相当于第1和第2主电极6、7间的距离L的40％以上的位置上，通过第1多孔质氧化膜58得到电压降而提高耐压。
这样，在实施方式10中，因在将p型硅衬底20和n型硅衬底贴合后，进行多孔质硅区57的氧化工序，故和实施方式7一样，既能减少贴合不良又能实现耐高压。
再有，利用本方法形成的第1多孔质氧化膜区58多少还保持一点应力，但预先贴合的氧化膜和硅界面的粘接力远比该应力强，还达不到能诱发贴合不良的程度。此外，表面开口部63与背面不贯通，其直径也小于100μm，所以，不用担心在组装工序中的晶片吸附时会出现故障。
此外，在该实施方式10中，若将多孔质硅区57的孔隙率设定在0.6以上，则可以将氧化速度确保在一定值以上，同时，可以抑制氧化后的应力。结果，除了能减少贴合不良之外，还可以提高电介质分离型半导体装置的功率器件的工作可靠性。
实施方式11.
图23和图24是分别说明本发明实施方式11的电介质分离型半导体装置的制造方法的多孔质氧化膜区形成工序的工序剖视图和俯视图。
该实施方式11的电介质分离型半导体装置107除了代替背面开口部59而设置表面开口部63之外，其余均和上述实施方式9同样构成。
下面，参照图23和图24说明该实施方式11的电介质分离型半导体装置的制造方法。
首先，和上述实施方式9一样，得到已形成多孔质硅区61的P型硅衬底20。其次，和上述实施方式10一样，准备主面已形成氧化膜层25的n型硅衬底。接着，除去一部分氧化膜层25，形成氧化膜除去区64。再有，该氧化膜除去区64形成于后述的绝缘层9的正下方位置。
接着，将p型硅衬底20和n型硅衬底贴合在一起，使形成了多孔质硅区61的p型硅衬底20的主面和形成了氧化膜层25的n型硅衬底的主面紧密接触，通过例如1200℃、3小时、热氧化等温度处理来提高贴合强度。而且，将n型硅衬底研磨成规定的厚度，形成n-型半导体层2。
接着，利用SOI处理在n-型半导体层2上形成n沟道HV-MOS。而且，如图23所示那样，通过利用干腐蚀、KOH的蚀刻等，在氧化膜除去区64的形成位置，从n-型半导体层2的表面侧到多孔质硅区61的底面形成表面开口部63。这里，多孔质硅区61的一部分从表面开口部63露出。
接着，在该状态下使其暴露在高浓度的臭氧环境下。由此，利用臭氧60对多孔质硅区61的氧化从表面开口部63向第1主电极6侧进行，形成第1多孔质氧化膜区62。
因此，在该实施方式11中，因在将p型硅衬底20和n型硅衬底贴合后，进行多孔质硅区61的氧化工序，故和实施方式9一样，既能减少贴合不良又能实现高耐压。
此外，若按照该实施方式11，因4个延伸部62b在圆周方向按等角度间隔形成，故多孔质硅区61的氧化从图24中的上下左右4个方向进行，不用担心所得到的氧化膜的应力分布或氧化膜的形状在器件的某一侧会出现局部不均衡。
再有，在上述实施方式11中，4个延伸部62b在圆周方向按等角度间隔形成，但延伸部62b的个数不一定是4个，只要是2个以上就可以，只要在圆周方向按等角度间隔形成以确保结构的对称性即可。
实施方式12.
图25是说明本发明实施方式12的电介质分离型半导体装置的制造方法的工序剖视图。
下面，说明该实施方式12的电介质分离型半导体装置108的制造方法。
首先，和上述实施方式1一样，得到已形成多孔质硅区22a的P型硅衬底20。其次，准备主面已形成氧化膜层25的n型硅衬底。接着，除去一部分氧化膜层25，形成氧化膜除去区65。该氧化膜除去区65形成于第1主电极6的正下方位置。
接着，将p型硅衬底20和n型硅衬底贴合在一起，使形成多孔质硅区22a的p型硅衬底20的主面和形成氧化膜层25的n型硅衬底的主面紧密接触，通过例如1200℃、3小时、热氧化等温度处理来提高贴合强度。而且，将n型硅衬底研磨成规定的厚度，形成n-型半导体层2。
接着，如图25的(a)所示，利用SOI处理在n-型半导体层2上形成n沟道HV-MOS。这时，n+扩散区4的扩散深度到达氧化膜层25，在其正下方与由氧化膜除去区65构成的埋入空洞部相接。
接着，如图25(b)所示，通过利用干腐蚀、KOH的蚀刻等，在氧化膜除去区64的形成位置，从n-型半导体层2的表面侧到多孔质硅区22a形成表面开口部63。在该状态下使其暴露在高浓度的臭氧环境下，利用臭氧60对多孔质硅区22a进行氧化，形成第1多孔质氧化膜区10。
在该实施方式12中，在将p型硅衬底20和n型硅衬底贴合后，进行多孔质硅区22a的氧化工序，不存在因上述第1多孔质氧化膜区的表面出现凹凸不平而引起P型硅衬底20和n型硅衬底贴合不良(未贴合区)48的问题。同样，不会因从多孔质硅区形成到氧化完毕的扩散处理或氧化处理等一连串的作业而附着异物49，可以抑制因异物49的附着而发生P型硅衬底20和n型硅衬底的贴合不良(未贴合区)48。
因此，可以得到既能减少贴合不良又能实现高耐压的电介质分离型半导体装置及其制造方法。
再有，利用本方法形成的第1多孔质氧化膜区10多少还保持一点应力，但预先贴合的氧化膜和硅界面的粘接力远比该应力强，还达不到能诱发贴合不良的程度。此外，表面开口部63与背面不贯通，其直径也小于100μm，所以，不用担心在组装工序中的晶片吸附时会出现故障。
再有，在上述实施方式中，在-型半导体层2上形成n沟道MOS晶体管，但作为在n-型半导体层2上形成的功率器件，不限定是n沟道MOS晶体管，也可以例如是npn晶体管、n沟道MCT(MOSControlled Thyristor：MOS控制晶闸管)、n沟道EST(EmitterSwitched Thyristor：发射极开关晶闸管)、IGBT(Insulated GateBipolar Transistor：绝缘栅双极型晶体管)等。