半导体器件的制造方法 本申请基于日本专利申请NO.2003-431807,其内容作为参考引入。
【技术领域】
本发明涉及在一个半导体衬底中由较浅的沟槽和较深的沟槽构成的半导体器件,更具体的,涉及能够以更高的深度尺寸精度形成浅沟槽来制造半导体器件的方法。
背景技术
在例如存储器等半导体器件中,单元区和外围区通常放置在一个半导体衬底上,并且这些区域以不同的电压驱动。在这种半导体器件中,需要对应于驱动电压设计在每个区域中形成的用来隔离器件地器件隔离绝缘膜。更具体的,在利用更高驱动电压的外围区域中,器件隔离绝缘膜的膜厚度更厚,以便保证保持足够的抗击穿电压特性,用于器件隔离,在利用较低驱动电压的单元区中,器件隔离绝缘膜的膜厚度更薄,以便实现器件的小型化,而不是为器件隔离保证足够的抗击穿电压特性。特别是在最近几年,提出了通过在半导体衬底上形成沟槽并用绝缘膜填充沟槽提供的浅沟槽隔离(STI)绝缘膜,并且当采用STI作为器件隔离时,在外围区中形成具有较深沟槽的STI,并且在单元区中形成具有较浅沟槽的STI。
这样,要求形成具有各自深度的各个沟槽,以便在一个半导体衬底上形成包括具有不同深度的STI的半导体器件。在日本专利待审公开No.2001-168184中公开了形成具有不同深度的沟槽的技术。参考图8A到8D介绍该技术。如图8A所示,依次在硅衬底201上形成二氧化硅膜231和氮化硅膜232;通过第一光致抗蚀剂图形233蚀刻围绕外围区260的用来形成较深的STI的氮化硅膜232的部分,形成开口;用氮化硅膜232作为掩模蚀刻二氧化硅膜231,并进一步蚀刻硅衬底210到预定的深度,形成沟槽211Ba。然后,如图8B所示,形成第二光致抗蚀剂图形234,其开口的宽度大于第一光致抗蚀剂图形233的开口宽度,以减小在外围区260中的线宽尺寸,用来形成更深的STI。然后,通过第二光致抗蚀剂图形234蚀刻氮化硅膜232。然后,如图8C所示,通过氮化硅膜232掩模蚀刻二氧化硅膜231,并进一步蚀刻硅衬底201。随后,如图8D所示,去掉二氧化硅膜231和氮化硅膜232,在一个硅衬底201中形成具有不同深度的沟槽211A和211B。在这种情况下,如图8C所示,由于在具有更深的STI的外围区260中进一步蚀刻已经蚀刻的沟槽211Ba以形成更深的深度,所以形成了比在形成浅STI的单元区250中通过蚀刻形成的沟槽211A具有更深的深度的沟槽211B。
在日本专利待审公开No.2001-168184中公开的技术中,当形成第二光致抗蚀剂图形234时,必须对通过第一光致抗蚀剂图形233形成的氮化硅膜232的图形进行更高精度的对准。必须以更高的精度对准第二光致抗蚀剂图形234,特别是在要求半导体器件进一步小型化的情况下,因此,产生了不必要的提供复杂的工艺来制造第二光致抗蚀剂图形234的问题。
另一方面,日本专利待审公开No.1985-92632公开了一种技术,其中可以降低对准第二光致抗蚀剂图形的工艺要求的精度。在该技术中,首先如图9A所示,在硅衬底301的表面上依次形成磷硅酸盐玻璃(PSG)膜331和二氧化硅膜332。形成第一光致抗蚀剂图形333,通过第一光致抗蚀剂图形局部蚀刻用来形成STI的区域中的二氧化硅膜332。接着,如图9B所示,形成第二光致抗蚀剂图形334覆盖单元区250,然后,局部蚀刻在外围区260中的PSG膜331。在这种情况下,由于也稍稍蚀刻了硅衬底301,所以同时形成具有预定深度的沟槽311Ba。随后,如图9C所示,去掉第二光致抗蚀剂图形334,然后,通过二氧化硅膜332掩模蚀刻PSG膜331的其余部分,并且额外蚀刻硅衬底301,进一步蚀刻在外围区260中已经形成的沟槽311Ba,从而形成更深的沟槽311B。另外,在单元区250中也形成沟槽311A,在这种情况下,由于在蚀刻工艺的早期阶段中蚀刻硅衬底之前要蚀刻掉PSG膜331,所以稍稍减少了硅衬底301的蚀刻深度,作为对PSG膜的蚀刻的折衷。因此,形成的沟槽311A作为较浅的沟槽。随后,如图9D所示,去掉二氧化硅膜332和PSG膜331,在一个硅衬底301上形成具有不同深度的沟槽311A和311B。由于在日本专利待审公开No.1985-92632中公开的技术中第二光致抗蚀剂图形334的功能仅覆盖单元区,所以与在日本专利待审公开No.2001-168184中公开的技术相比对其对准所要求的精度降低了,因此,可以利用简单的掩模工艺。
还提出了另一种类型的技术,其中类似于日本专利待审公开No.2001-168184,在日本专利待审公开No.1985-92632中采用的PSG膜和二氧化硅膜分别用二氧化硅膜和氮化硅膜代替。由于该技术基本类似于在日本专利待审公开No.1985-92632的技术,所以在这里没有显示参考附图的说明。其工艺如下。用第一光致抗蚀剂图形作为掩模局部蚀刻在外围区和用来形成STI的单元区中的氮化硅膜,随后,通过第二光致抗蚀剂图形的掩模涂覆单元区,然后,只去掉在外围区中的二氧化硅膜部分,部分地暴露出硅衬底。然后,对外围区和单元区进行蚀刻工艺,在外围区中只有硅衬底被蚀刻,在单元区中二氧化硅膜和硅衬底被蚀刻。由于在单元区中通过二氧化硅膜的蚀刻量减少了硅衬底的蚀刻量,所以在单元区中的沟槽比在外围区中的沟槽浅。在该技术中也可以减小在掩模工艺中对准第二光致抗蚀剂所要求的精度。
【发明内容】
可以认识到,从在形成第二光致抗蚀剂图形期间所要求的对准精度可以降低,以提供容易的构图的意义上来说,在日本专利待审公开No.1985-92632中公开的技术比在日本专利待审公开No.2001-168184中公开的技术稍好。但是,正相反,在日本专利待审公开No.1985-92632中公开的技术要求首先蚀刻PSG膜,接着蚀刻硅衬底,来形成沟槽,以便在单元区中形成比在外围区中更浅的沟槽。由于在上述工艺之前进行的工艺步骤中,在二氧化硅膜的蚀刻工艺中稍稍蚀刻了下面的PSG膜,所以根据蚀刻条件的不同导致PSG膜的膜厚度的变化。因此,当依次蚀刻PSG膜和硅衬底时,硅衬底的蚀刻量随着PSG膜的膜厚度的变化而波动,所以沟槽的深度出现变化。这种沟槽深度的变化在形成较浅沟槽的单元区中比较显著,并且沟槽深度的变化对于在单元区中实现小型化是不利的因素。由于在形成较浅的沟槽时同时蚀刻硅衬底和二氧化硅膜,所以在日本专利待审公开No.2001-168184中公开的技术中同样出现这种沟槽深度的变化。
根据本发明,提供一种制造半导体器件的方法,包括:在半导体衬底的表面上形成具有多个开口图形的第一膜;在第一膜上提供多个开口,露出半导体衬底的表面;通过多个开口蚀刻半导体衬底,在半导体衬底的一部分中形成沟槽;覆盖多个开口中的一部分开口;以及通过多个开口中的另一部分开口进一步蚀刻形成沟槽的半导体衬底的至少一部分,形成比沟槽更深的沟槽。
根据本发明,其特征在于当在第一膜中提供开口时,局部暴露半导体衬底的表面,并且由于蚀刻半导体衬底的暴露的表面,以便形成沟槽,所以通过适当控制蚀刻条件可以形成在深度方向具有更高深度尺寸精度的更深的沟槽。当通过根据本发明的制造方法形成在包括单元区和外围区的半导体器件的各区中具有不同深度的STI时,该方案可以在单元区中形成具有高度受控的深度的较浅的STI,因此该方案对于在单元区中实现小型化是更好的。另外,在利用更高的电源电压的外围区中可以形成更深的STI,因此可以根据设计在更高的电压下得到更好的抗击穿电压特性,用于器件隔离。
另外,虽然根据本发明要求在第一膜中提供开口的工艺中以更高的精度对准开口的位置,但是在局部涂覆开口的工艺中不要求以更高的精度对准之前提供的开口的位置,因此,容易实现其制造工艺。
根据本发明,提供一种制造半导体器件的方法,包括:在半导体衬底的表面上形成具有开口图形的第一膜;在第一膜的一部分上提供开口,露出半导体衬底的表面;通过开口蚀刻半导体衬底的一部分,形成沟槽;覆盖开口,同时在第一膜的一部分中提供其它开口,局部露出半导体衬底的表面;以及通过其它开口蚀刻半导体衬底,形成比该沟槽更深的沟槽。
根据本发明,其特征在于当在第一膜中提供开口时,局部暴露半导体衬底的表面,并且由于蚀刻半导体衬底的暴露的表面,以便形成沟槽,所以通过适当控制蚀刻条件可以形成在深度方向具有更高深度尺寸精度的更深的沟槽。当通过根据本发明的制造方法形成在包括单元区和外围区的半导体器件的各区中具有不同深度的STI时,该方案可以在单元区中形成具有更高深度尺寸精度的较浅的STI,因此该方案对于在单元区中实现小型化是更好的。另外,在利用更高的电源电压的外围区中可以形成更深的STI,因此可以根据设计在更高的电压下得到更好的抗击穿电压特性,用于器件隔离。
根据本发明,在第一膜中提供开口,局部露出半导体衬底的表面,从而可以减小在半导体衬底上提供的沟槽的深度的变化,同时实现半导体器件的小型化。
【附图说明】
通过随后结合附图的介绍,本发明的上述和其它目的、优点和特性将更加显然,其中:
图1是根据本发明第一实施例的半导体器件的剖面图;
图2A到2C是根据本发明第一实施例的半导体器件的剖面图,示出了根据第一实施例的半导体器件的制造工艺;
图3A到3C是根据本发明第一实施例的半导体器件的剖面图,示出了根据第一实施例的半导体器件的制造工艺;
图4是根据本发明第二实施例的半导体器件的剖面图;
图5A到5C是根据本发明第二实施例的半导体器件的剖面图,示出了根据第二实施例的半导体器件的制造工艺;
图6A到6C是根据本发明第二实施例的半导体器件的剖面图,示出了根据第二实施例的半导体器件的制造工艺;
图7A到7D是根据本发明第三实施例的半导体器件的剖面图,示出了根据第三实施例的半导体器件的制造工艺;
图8A到8D是根据现有技术的半导体器件的剖面图,示出了根据现有技术的半导体器件的制造工艺;以及
图9A到9D是根据现有技术的半导体器件的剖面图,示出了根据现有技术的半导体器件的制造工艺。
【具体实施方式】
这里将参考示例性实施例介绍本发明。本领域的技术人员应当认识到,利用本发明的原理可以实现许多替代实施例,并且本发明并不限于为了说明而示出的实施例。
下面将参考附图介绍根据本发明的实施例。在所有的图中,相同的数字表示相同的元件,并且不再进行详细介绍。
在本发明中,形成第一膜的工艺最好包括在半导体衬底的表面依次淀积二氧化硅膜和氮化硅膜的工艺,在第一膜中提供开口的工艺最好包括通过第一光致抗蚀剂图形蚀刻第一膜的工艺,覆盖开口中的一部分的工艺最好包括在第一膜上形成第二光致抗蚀剂图形。
本发明的另一个特征在于包括在第一膜的开口的侧表面上形成侧壁,以减小开口的宽度尺寸。
在本发明中,形成侧壁的工艺最好包括在半导体衬底的整个表面上形成第二膜的工艺和对所形成的第二膜进行各向异性蚀刻从而仅在开口的侧表面上局部留下第二膜的工艺。
在本发明中,形成第一膜的工艺最好包括在半导体衬底的表面依次淀积二氧化硅膜和氮化硅膜的工艺,在第一膜的一部分中提供开口的工艺最好包括通过第一光致抗蚀剂图形蚀刻第一膜的一部分的工艺,覆盖开口中的一部分并在第一膜的其它部分中提供开口的工艺最好包括通过在第一膜上形成的第二光致抗蚀剂图形蚀刻第一膜的其它部分的工艺。
在本发明中,进行在第一膜中提供开口的工艺的条件一般为:第一膜的蚀刻以大约为半导体衬底的蚀刻速度的二或三倍的蚀刻速度下进行。在这种情况下,提供开口的工艺一般采用检测第一膜的蚀刻终点的方式,并且在检测到蚀刻终点之后通常进行预定时间的过蚀刻。
本发明最好包括通过形成镶嵌在由上述制造半导体器件的方法形成的较浅和较深的沟槽中的绝缘膜形成浅沟槽隔离(STI)的工艺。在这种情况下,形成STI的工艺通常包括通过化学气相淀积(CVD)在沟槽中淀积绝缘膜的工艺和通过化学机械抛光(CMP)平面化淀积的绝缘膜表面的工艺。特别是,半导体衬底包括由单元元件构成的单元区和由高抗击穿电压特性元件构成的外围区,并且最好在单元区中形成具有较浅沟槽的STI,在外围区中形成具有较深沟槽的STI。
第一实施例
下面参考附图介绍根据本实施例的半导体器件。图1是根据本实施例的半导体器件的剖面图。本实施例示出了对存储器件100应用本发明的例子,并且在硅衬底101,即,半导体衬底,的一部分中提供外围区160,在其它部分中提供由存储单元即单元器件构成的单元区150。在外围区160中形成作为抗高击穿电压器件的抗更高击穿电压MOS晶体管QH,作为以源极电压等于或高于在以较低源极电压驱动的单元区150中的器件(未在图中示出)的源极电压驱动的器件,并且形成单元MOS晶体管QL,作为以源极电压低于在单元区150中的抗更高击穿电压MOS晶体管QH的源极电压驱动的器件。
MOS晶体管QH和MOS晶体管QL的每一个包括栅极绝缘膜102、栅极电极103和源极漏极扩散层104,如果在两个晶体管中的数字相同,则不再提供其详细介绍。另外,分别在外围区160和单元区150中形成用于隔离各个器件(MOS晶体管)的STI 110A和STI 110B。在单元区150中形成较浅的STI 110A,在外围区160中形成较深的STI110B。通过在分别通过蚀刻硅衬底101形成的沟槽111A和沟槽111B的内部生长二氧化硅膜112来填充沟槽,然后平坦的抛光其表面形成STI 110A和STI 110B。另外,在存储器件100中的硅衬底101的上表面上形成层间绝缘膜105,在层间绝缘膜105中形成为源极漏极扩散层104提供点连接的多刺埋置的接触106,电连接到以预定的图形在层间绝缘膜105上形成的金属互连107。
图2A到2C和图3A到3C是剖面图,示出了制造在图1中所示的半导体器件100的工艺顺序。首先,如图2A所示,通过第一氧化工艺在硅衬底101的表面上形成厚度为大约10nm的薄二氧化硅膜131,并且通过CVD工艺等在其上形成厚度为大约150nm的氮化硅膜132。然后,在氮化硅膜132上形成作为第一膜的、在光致抗蚀剂工艺中用作掩模并在形成STI的位置具有开口的第一光致抗蚀剂图形133。在单元区150中第一光致抗蚀剂133中的间隔大约为150nm,在外围区160中第一光致抗蚀剂133中的间隔可以为各种值,但是至少为大约300nm。
然后,如图2B所示,通过等离子体蚀刻等用第一光致抗蚀剂图形133作为掩模依次蚀刻掉氮化硅膜132和二氧化硅膜131,形成硬掩模。例如,该蚀刻工艺通常在以下条件下进行:CF4气体:90sccm,He气体:200sccm,压力:8Pa,RF功率:600W。定义检测到通过暴露出硅衬底101的表面发出的硅等离子体荧光的时间点作为蚀刻的终点。在上述条件下蚀刻的情况下,蚀刻时间通常为大约50秒。另外,在本实施例中,在检测到蚀刻终点之后,又进行持续时间等于从蚀刻开始到检测到蚀刻终点完成处理所需的时间的大约10%(例如,5%到15%)的过蚀刻。因此,可以更可靠地去掉硅衬底101表面的二氧化硅膜131。在这种情况下,蚀刻氮化硅膜132的蚀刻速度为150nm/min.,蚀刻二氧化硅膜131的蚀刻速度为200nm/min.,而蚀刻硅衬底101的蚀刻速度为70nm/min.。换句话说,满足以下关系:
2≤V1/V2≤3
其中V1表示蚀刻作为掩模膜的氮化硅膜132和二氧化硅膜131的蚀刻速度,V2表示蚀刻半导体衬底101的蚀刻速度。这里,如果V1/V2等于或大于2,则可以可靠地去掉二氧化硅膜131,如果V1/V2等于或小于3,则蚀刻掉硅衬底101的表面的可能性降低。换句话说,即使进行过蚀刻,也几乎不会蚀刻掉硅衬底101的表面,并且保持硅衬底101的初始厚度。
然后,如图2C所示,剥离第一光致抗蚀剂图形133,随后,通过用剩下的氮化硅膜132作为硬掩模等离子体蚀刻硅衬底101到预定的深度,分别在单元区150和外围区160中形成沟槽111A和沟槽111Ba。例如,该蚀刻工艺通常在以下条件下通过等离子体蚀刻工艺进行:HBr气体:150sccm,O2气体:2sccm,压力:7Pa,RF功率:600W。在这种情况下,以预定的蚀刻时间进行蚀刻,通过控制蚀刻时间,在该工序中形成的沟槽111A和沟槽111Ba的深度为与在单元区150中要形成的STI沟槽的深度相同的大约150nm的浅沟槽尺寸。
接着,如图3A所示,形成覆盖单元区150的第二光致抗蚀剂图形134,从而只暴露出外围区160。然后,用第二光致抗蚀剂图形134和氮化硅膜132作为掩模,例如,通过等离子体蚀刻,蚀刻在外围区160中的硅衬底的一部分,则蚀刻通过上述工艺形成的在外围区160中的沟槽111Ba中的硅衬底101的暴露表面到更深的深度,形成具有大约300nm的更深的沟槽尺寸的沟槽111B。在与上述第一沟槽蚀刻工艺相同的条件下进行沟槽的第二蚀刻工艺,并且控制蚀刻时间,从而调节到预定的蚀刻时间。随后,剥离第二光致抗蚀剂图形134,在硅衬底101的表面上的单元区150中形成较浅的沟槽111A,在外围区160中形成比较浅的沟槽111A更深的较深的沟槽111B。
然后,如图3B所示,通过对硅衬底101的表面进行第二氧化工艺在沟槽111A和沟槽111B的内表面形成大约20nm厚的二氧化硅层112a。在这种情况下,由于二氧化硅膜131直接放在氮化硅膜132下面,所以在第二氧化工艺期间由直接在氮化硅膜132下面的硅衬底101的表面的氧化产生的应力由于二氧化硅膜131的存在而被缓和,从而允许避免在硅衬底101中产生缺陷。此外,通过CVD工艺等在硅衬底101的整个表面上形成厚度大约为500nm的CVD二氧化硅膜112b,用二氧化硅膜112(即,112a和112b的多层膜)填充沟槽111A和沟槽111B。同时,氮化硅膜132也嵌在二氧化硅膜112中。
随后,利用氮化硅膜132作为停止层,通过化学机械抛光(CMP)抛光硅衬底101的表面上的二氧化硅膜112,提供硅衬底101的平坦表面,未示出详细过程图。此外,通过湿蚀刻局部去掉留在氮化硅膜132之间的间隔中的二氧化硅膜112的一部分。在这种情况下,设计二氧化硅膜112在湿蚀刻之后仍以较小的厚度覆盖硅衬底101的表面。随后,蚀刻掉氮化硅膜132,由此在单元区150中形成由较浅的沟槽构成的STI 110A,在外围区160中形成由较深的沟槽构成的STI110B,如图3C所示。随后,在通过与上述工艺类似的工艺被STI 110A和STI 110B分开的器件形成区中,在硅衬底101的表面上形成包括栅极绝缘膜102、栅极电极103和源极漏极扩散层104的MOS晶体管QH和MOS晶体管QL,此外,形成层间绝缘膜105、埋置的接触106和金属互连107,完成图1中所示的存储器件100。
通过本实施例可以得到的有利效果介绍如下。
根据本发明的制造半导体器件的方法包括当首先构图作为硬掩模的氮化硅膜132时,也同时蚀刻掉在其下面的二氧化硅膜131的一部分,在形成沟槽的位置暴露出(开口)硅衬底101的表面。因此,当在图2C的第一沟槽蚀刻工艺中形成较浅的沟槽111A时,蚀刻工艺从硅衬底101的表面开始,因此,通过在受控的预定条件下进行蚀刻,可以在深度方向形成具有更高尺寸精度的较浅沟槽111A。更具体的,与图8A到8D和图9A到9D所示的常规方法不同,在硅衬底表面上存在的PSG膜和二氧化硅膜不与硅衬底同时蚀刻,因此,可以抑制作为导致PSG膜和二氧化硅膜的膜厚度变化的因素的在深度方向沟槽尺寸的变化。同样,当在图3A的第二沟槽蚀刻工艺中形成比较浅的沟槽111A更深的较深的沟槽111B时,蚀刻从已经在具有较高尺寸精度的之前的工艺中形成的较浅沟槽111Ba的底部表面开始,因此,通过在受控的预定条件下进行蚀刻,可以在深度方向形成具有更高尺寸精度的较深的沟槽111B。由此,可以在单元区150中以高度精确的深度尺寸形成较浅的STI 110A,并由此在单元区150中实现小型化中更可取。另一方面,可以在利用更高电压的外围区160中形成较深的STI110B,因此根据设计可以得到更好的抗击穿电压,用于更高电压下的器件隔离。
另外,虽然在根据本发明的制造半导体器件的方法中要求以更高的精度对准第一光致抗蚀剂图形133来蚀刻氮化硅膜132的硬掩模,但是由于第二光致抗蚀剂图形134的目的仅仅是覆盖单元区150,对第二光致抗蚀剂图形134不要求更高的对准精度,因此,不要求对硬掩模的高精度对准。因此,容易实现第二光致抗蚀剂图形134的对准和形成。
第二实施例
接着,参考附图介绍根据本实施例的半导体器件。图4是根据本实施例的半导体器件的示意剖面图,并示出了对类似于第一实施例的存储器件200应用本发明的例子。以与第一实施例中所示的等效元件分配相同的数字方式介绍,在硅衬底101的一部分中提供外围区160,在其它部分中提供由存储单元构成的单元区150。在外围区160中形成抗更高击穿电压的MOS晶体管QH,作为以较高源极电压驱动的器件,并且在单元区150中形成单元MOS晶体管QL,其是以低于抗更高击穿电压的MOS晶体管QH的源极电压的源极电压驱动的器件。这些MOS晶体管的结构类似于第一实施例中介绍的MOS晶体管的结构。
这里,在第二实施例中,分别在单元区150和外围区160中形成用于隔离各个器件的STI 120A和STI 120B,并且在单元区150中形成较浅的STI 120A,在外围区160中形成较深的STI 120B。这里,在第二实施例中所形成的STI 120A和STI 120B分别比在第一实施例中介绍的STI 110A和STI 110B具有更窄的宽度,特别是,特征在于在单元区150中形成的STI 120A具有比光刻技术的分辨率更窄的宽度尺寸。
图5A到5C和图6A到6C是剖面图,示出了根据第二实施例制造在图4中所示的半导体器件200的工艺顺序。这里,在下面的说明中相同的数字也分配给在第一实施例中出现的等效的元件。
首先,如图5A所示,通过第一氧化工艺在硅衬底101的表面上形成厚度为大约10nm的薄二氧化硅膜131,并且通过CVD工艺等在其上形成厚度为大约150nm的氮化硅膜132。然后,在氮化硅膜132上形成在形成STI的区域具有开口的第一光致抗蚀剂图形133。在单元区150中第一光致抗蚀剂133中的开口的间隔大约为150nm,在外围区160中的间隔至少为大约300nm。然后,通过等离子体蚀刻等用第一光致抗蚀剂图形133作为掩模依次蚀刻掉氮化硅膜132和二氧化硅膜131,形成硬掩模。用于蚀刻的工艺条件类似于第一实施例的,并且在检测到蚀刻终点之后,进行在蚀刻工艺中的持续时间的大约10%的过蚀刻,类似于第一实施例。由此,可以可靠地去掉硅衬底101表面的二氧化硅膜131,并且即使进行过蚀刻,也几乎不会蚀刻掉硅衬底101的表面,并且保持硅衬底101的初始厚度。
然后,如图5B所示,剥离第一光致抗蚀剂图形133,随后,生长非掺杂硅酸盐玻璃(NSG)膜并涂覆在硅衬底101和氮化硅膜132的整个表面上。在这种情况下,NSG膜的厚度为大约50nm。随后,进行例如等离子体蚀刻等干各向异性蚀刻,回蚀NSG膜。由此,形成在水平方向厚度为大约40nm的侧壁135,覆盖氮化硅膜132和二氧化硅膜131的侧表面,并且形成的侧壁135减小了相邻的氮化硅膜132之间的间隔或相邻的二氧化硅膜131之间的间隔,或者,换句话说,减小了开口的宽度。在本实施例中,在形成侧壁135之前,在单元区150中以前的开口的宽度为大约150nm,因此,形成侧壁之后开口的宽度为大约70nm。此外,在形成侧壁135之前,在外围区160中以前的开口的宽度为大约300nm,因此,形成侧壁之后开口的宽度为大约220nm。因此,开口的宽度可以减小到大约一半,特别是在单元区150中。这里,开口的宽度可以设计得不宽于利用第一光致抗蚀剂图形133的光刻技术的分辨率。
然后,如图5C所示,通过含有开口宽度被侧壁135减小的氮化硅膜132的硬掩模,等离子体蚀刻硅衬底101到预定的深度,形成沟槽121A和沟槽121Ba。第一沟槽蚀刻的条件类似于第一实施例的。在这种情况下,以预定的蚀刻时间进行蚀刻,通过适当控制蚀刻时间,由该蚀刻工艺形成的沟槽121A和沟槽121Ba的深度为与在单元区150中要形成的STI沟槽的深度相同的大约150nm的浅沟槽尺寸。
接着,如图6A所示,形成覆盖单元区150的第二光致抗蚀剂图形134,从而只暴露出外围区160。然后,用第二光致抗蚀剂图形134和氮化硅膜132作为掩模,通过等离子体蚀刻,蚀刻在外围区160中的硅衬底101的暴露的表面。此外,蚀刻通过上述工艺在外围区160中形成的沟槽121Ba到更深的深度,形成具有大约300nm的更深的沟槽尺寸并且比深沟槽尺寸的沟槽121Ba更深的沟槽121B。该第二蚀刻工艺条件与在上述第一实施例中所用的条件相同,并且适当控制蚀刻时间,从而在预定的蚀刻时间内。随后,剥离第二光致抗蚀剂图形134,在硅衬底101的表面上的单元区150中形成较浅的沟槽121A,在外围区160中形成比较浅的沟槽121A更深的较深的沟槽121B。
然后,如图6B所示,在蚀刻掉侧壁135之后,通过对硅衬底101的表面进行(第二)氧化工艺在沟槽121A和沟槽121B的内表面形成大约20nm厚的二氧化硅层112a。此外,通过CVD工艺等在硅衬底101的整个表面上形成厚度大约为500nm的CVD二氧化硅膜112b,用二氧化硅膜112(即,112a和112b的多层膜)填充沟槽121A和沟槽121B。同时,氮化硅膜132也嵌在其中。
接着,利用氮化硅膜132作为停止层,通过CMP抛光硅衬底101的表面上的二氧化硅膜112,提供硅衬底101,未示出详细过程图。此外,通过湿蚀刻局部去掉留在氮化硅膜132之间的间隔中的二氧化硅膜112的一部分。在这种情况下,设计二氧化硅膜112在湿蚀刻之后仍以较小的厚度覆盖硅衬底101的表面没有形成沟槽121A和沟槽121B的区域。随后,蚀刻掉氮化硅膜132,由此在单元区150中形成由较浅的沟槽构成的STI 120A,在外围区160中形成由较深的沟槽构成的STI 120B,如图6C所示。另外,在单元区150中,可以形成宽度大约为70nm的STI 120A,不比光致抗蚀剂图形的分辨率宽。因此,有利于实现单元区150的小型化。随后,在通过与上述工艺类似的工艺被STI120A和STI 120B分开的器件形成区中形成包括栅极绝缘膜102、栅极电极103和源极漏极扩散层104的MOS晶体管QH和MOS晶体管QL,此外,形成层间绝缘膜105、埋置的接触106和金属互连107等,完成图4中所示的存储器件200。
通过本实施例可以得到的有利效果介绍如下。
根据本实施例的半导体器件包括当首先构图作为硬掩模的氮化硅膜132时,也同时蚀刻在其下面的二氧化硅膜131,在开口中局部暴露出(开口)硅衬底101的表面,类似于第一实施例。因此,在形成较浅的沟槽的第一沟槽蚀刻工艺期间,蚀刻从硅衬底101的表面开始,因此,通过在受控的预定条件下进行蚀刻,可以形成具有更高尺寸精度的较浅沟槽121A。另外,当在图3C的第二沟槽蚀刻工艺中形成较深的沟槽时,蚀刻从具有较高尺寸精度的较浅的沟槽121Ba的底部表面开始,因此,通过在受控的预定条件下进行蚀刻,可以形成具有更高尺寸精度的较深的沟槽121B。由此,可以在单元区150中以高度精确的深度尺寸和宽度尺寸等于或小于光刻技术的分辨率形成较浅的STI 120A,并由此在单元区150中实现小型化中更可取。另一方面,可以在利用更高电压的外围区160中形成较深的STI 120B,因此根据设计可以得到更好的抗击穿电压特性,用于更高电压下的器件隔离。
另外,虽然在根据本实施例的制造半导体器件的方法中要求以更高的精度对准第一光致抗蚀剂图形133来蚀刻氮化硅膜132的硬掩模,但是由于第二光致抗蚀剂图形134的目的仅仅是覆盖单元区150,对第二光致抗蚀剂图形134不要求更高的对准精度。因此,不要求对硬掩模的高精度对准,由此,容易实现第二光致抗蚀剂图形134的对准和形成。
第三实施例
图7A到7D是剖面图,示出了根据本实施例制造图1所示的半导体器件的工艺顺序,采用不同于第一实施例中介绍的工艺制造。首先,如图7A所示,通过第一氧化工艺在硅衬底101的表面上形成厚度为大约10nm的薄二氧化硅膜131,并且通过氮化工艺等在其上形成厚度为大约150nm的氮化硅膜132。然后,在氮化硅膜132上形成仅在单元区150中形成STI的位置具有开口的第一光致抗蚀剂图形133A。在第一光致抗蚀剂133A中的窗口的开口宽度大约为150nm。然后,通过等离子体蚀刻等用第一光致抗蚀剂图形133A作为掩模依次蚀刻掉氮化硅膜132和二氧化硅膜131,形成第一硬掩模。该蚀刻的工艺条件与第一实施例采用的相同。另外,进行过蚀刻,以可靠地去掉硅衬底101表面的二氧化硅膜131,并且即使进行过蚀刻,也几乎不会蚀刻掉硅衬底101的表面,并且保持硅衬底101的初始厚度,类似于之前的实施例。
然后,如图7B所示,剥离第一光致抗蚀剂图形133A,随后,通过用剩下的氮化硅膜132作为第一硬掩模,等离子体蚀刻硅衬底101到预定的深度,形成较浅的沟槽111A。第一沟槽蚀刻工艺与第一实施例中的相同。这仅在单元区150中提供深度大约为150nm的较浅的沟槽111A。
接着,如图7C所示,形成具有露出在外围区160中形成STI的位置的开口同时覆盖整个单元区150的第二光致抗蚀剂图形134A。在第二光致抗蚀剂图形134A中的开口宽度至少为大约300nm。然后,用第二光致抗蚀剂图形134A作为掩模,通过等离子体蚀刻,依次蚀刻掉氮化硅膜132和二氧化硅膜131,形成第二硬掩模。该蚀刻的条件与第一实施例中的相同。在这种情况下,也进行过蚀刻,以可靠地去掉硅衬底101表面的二氧化硅膜131。
然后,如图7D所示,通过第二光致抗蚀剂图形134A和第二硬掩模等离子体蚀刻硅衬底101到预定的深度,在外围区160中形成比较浅的沟槽111A更深的沟槽111B。虽然第二沟槽蚀刻工艺几乎与第一沟槽蚀刻工艺相同,但是第二沟槽蚀刻工艺的蚀刻时间比第一沟槽蚀刻工艺的蚀刻时间长。这仅在外围区160中提供具有大约300nm的深度的较深的沟槽111B。
如此,在单元区150中形成较浅的沟槽111A,在外围区160中形成较深的沟槽111B。然后,在去掉第二光致抗蚀剂图形134A之后,如第一实施例的图3B到3C所示,各个沟槽111A和111B的内部用二氧化硅膜112填充,并通过CMP进一步平面化填充的表面,形成具有不同深度的STI。由此,可以制造图1所示的存储器件。
通过本实施例可以得到的有利效果介绍如下。
根据本实施例包括当首先构图作为硬掩模的氮化硅膜132时,也同时蚀刻掉在其下面的二氧化硅膜131,在开口中露出(开口)硅衬底101的表面,类似于第一实施例。因此,在形成较浅的沟槽111A的第一沟槽蚀刻工艺或形成较深的沟槽111B的第二沟槽蚀刻工艺中,蚀刻从硅衬底101暴露的表面开始,因此,通过在受控的预定条件下进行沟槽蚀刻,可以形成具有更高精度的较浅沟槽111A和较深的沟槽111B。由此,可以在单元区150中以高度精确的深度尺寸形成较浅的STI 110A,并由此更有利于在单元区150中实现小型化。另一方面,可以在利用更高电压的外围区160中形成较深的STI 110B,因此根据设计可以得到更好的抗击穿电压特性,用于更高电压下的器件隔离。
但是,由于当在本实施例中确定在单元区150和外围区160中形成STI的位置时要求第一光致抗蚀剂图形133A和第二光致抗蚀剂图形134A高精度对准,所以本实施例的技术最好用在要求比通过第一和第二实施例中介绍的半导体器件的制造方法制造的半导体器件的尺寸精度低的半导体器件中。
虽然参考优选实施例介绍了本发明,但是这里所公开的内容只是为了说明本发明,并且不脱离本发明的范围和精神可以适当采用其它结构方案和工艺对于本领域的技术人员是显然的。
例如,倘若要求半导体器件在一个衬底中具有深度不同的沟槽,则虽然在各个实施例中介绍了在单元区150中为较浅的STI形成较浅的沟槽并在外围区160中为较深的STI形成较深的沟槽的例子,但是本发明并不限于用作上述STI的上述沟槽。例如,本发明可用于为形成所谓的嵌在层间绝缘膜中用来为下层互连提供电连接的“双大马士革”互连形成沟槽的情况。
另外,上述实施例仅为本发明提供说明,例如,作为硬掩模的氮化硅膜和在其下面的二氧化硅膜可以用其它材料的膜代替。此外,不用说,在上述实施例中形成硬掩模的蚀刻条件和形成沟槽的蚀刻条件可以根据所用的材料适当选择。
虽然上述实施例说明在检测到蚀刻终点之后,进行持续时间等于在形成硬掩模的工艺中从蚀刻开始到检测到蚀刻终点完成处理所需的时间的大约10%(例如,5%到15%)的过蚀刻,但是蚀刻工艺也可以不进行过蚀刻就完成。
另外,虽然上述实施例说明了蚀刻在由光致抗蚀剂图形提供的多个开口内硅衬底101的暴露表面的整个表面形成沟槽的方案,但是也可以通过多个开口局部蚀刻硅衬底101的暴露表面的一部分形成沟槽。
显然,本发明并不限于不脱离本发明的范围和精神可以修改和变化的上述实施例。