局部长度氮化物SONOS器件及其制造方法.pdf

本发明涉及局部长度氮化物SONOS器件及其制造方法，其中提供一个局部长度氮化物浮栅结构，用于减少或避免氮化物浮栅中的横向电子迁移。该结构包括一个导致器件具有较低的阈值电压的薄栅氧化物。另外，局部长度氮化物层是自对准的，这避免氮化物的对准偏差，因此导致器件间阈值电压变化的减小。

1.  一种半导体器件，包括：
半导体衬底；
设置在该半导体衬底中的第一和第二间隔开的结区；
位于该第一和第二结区之间的该半导体衬底上的第一电介质层；
在该第一电介质层的第一部分上的第二电介质层；
导体，其具有在该第一电介质层的第二部分上形成的主体部分，并且具有在该第二电介质层上方的横向延伸部分，该横向延伸自该主体部分的第一侧壁在该第一侧壁的顶部下方延伸，该主体部分和该横向延伸部分与该第二电介质层隔开。

2.  根据权利要求1的半导体器件，其中该导体的主体部分具有相对于该第一侧壁的弯曲的第二外侧壁。

3.  根据权利要求2的半导体器件，其中该导体的主体部分在各向异性蚀刻工序中形成。

4.  根据权利要求1的半导体器件，其中第二电介质层包围导体的横向延伸部分。

5.  根据权利要求1的半导体器件，其中该第二电介质层沿着该导体的该横向延伸部分的底部部分、该导体的该横向延伸部分的侧面、以及该导体的该横向延伸部分的顶部部分延伸。

6.  根据权利要求5的半导体器件，其中该第二电介质层还沿着该导体的该第一侧壁的一部分延伸。

7.  根据权利要求1的半导体器件，其中该横向延伸从侧壁的下部区域延伸。

8.  根据权利要求1的半导体器件，其中该第一电介质层包括氧化硅。

9.  根据权利要求1的半导体器件，其中该第二电介质层包括电荷俘获层。

10.  根据权利要求1的半导体器件，其中该第二电介质层包括氮化硅。

11.  根据权利要求1的半导体器件，其中该导体包括控制栅。

12.  根据权利要求1的半导体器件，其中该导体包括多晶硅。

13.  根据权利要求1的半导体器件，其中该第二电介质层包括浮栅。

14.  根据权利要求1的半导体器件，其中该第一结区包括漏区和源区中的一个，其中该第二结区包括漏区和源区中的另一个。

15.  根据权利要求1的半导体器件，还包括在该导体的该主体部分和该横向延伸部分与该第二电介质层之间的第三电介质层。

16.  根据权利要求15的半导体器件，其中该第三电介质层包括与该第一电介质层相同的材料。

17.  根据权利要求15的半导体器件，其中该第一电介质层包括氧化物层，该第二电介质层包括氮化物层，该第三电介质层包括氮化物层，其中该第一、第二和第三电介质层形成位于该衬底的上表面和该导体的横向延伸部分的下表面之间的ONO结构。

18.  根据权利要求17的半导体器件，其中该ONO结构有约100和300之间的厚度，并且其中该导体的该横向延伸部分在该ONO结构上。

19.  根据权利要求18的半导体器件，其中该ONO结构有约140的厚度。

20.  根据权利要求1的半导体器件，其中该导体的该横向延伸有约1000至2000之间的长度。

21.  根据权利要求20的半导体器件，其中该导体的该横向延伸有约1500的长度。

22.  一种形成半导体器件的方法，包括：
在半导体衬底上形成第一牺牲层；
在该第一牺牲层上形成第二牺牲层；
构图该第二牺牲层，从而在该第二牺牲层中形成露出该第一牺牲层的一部分的开口；
在该第二牺牲层的开口的侧壁上形成第一电介质材料的隔离壁；
使用该第二牺牲层和该隔离壁作为掩模蚀刻该第一牺牲层，从而露出该半导体衬底的一部分；
用该第一电介质材料填充该隔离壁间的该裸露区域，从而在该半导体衬底上形成该第一电介质材料的T形结构；
移除该第一和第二牺牲层，使得在该半导体衬底上保留该T形结构；
在该半导体衬底上制备第一氧化物层；
在该第一氧化物层上制备氮化物层；
使用该T形结构作为掩模蚀刻该氮化物层和第一氧化物层，从而在该T形结构的上部交叠部分的下方保留氮化物层图案和第一氧化物层图案；
在该半导体衬底和该氮化物层图案上制备第二氧化物层；
邻近该第二氧化物层设置控制栅；以及
使用该控制栅作为掩模，在该半导体衬底中形成第一结区。

23.  根据权利要求22的方法，还包括：
在该控制栅之间的电介质材料中形成接触孔；以及
在该接触孔中制备金属接线柱，其接触该半导体衬底的上表面。

24.  根据权利要求23的方法，还包括：
在形成该接触孔之后且在该孔中制备该金属接线柱之前，在该半导体衬底的该上表面中形成结区。

25.  根据权利要求22的方法，其中该第一电介质材料包括氧化物材料。

26.  根据权利要求22的方法，其中该第一电介质材料包括氮化物材料。

27.  根据权利要求22的方法，其中该控制栅包括多晶硅材料。

28.  根据权利要求22的方法，其中每个该控制栅具有形成在该第二氧化物层上的主体部分和形成在该氮化物层图案上方的该第二氧化物层上的横向延伸部分，该横向延伸从该主体部分的第一侧壁在该第一侧壁的顶部下方延伸，该主体部分和该横向延伸部分通过该第二氧化物层与该氮化物层隔开。

29.  根据权利要求28的方法，其中该氮化物层沿该导体的该横向延伸部分的底部部分、该导体的该横向延伸部分的侧面、以及该导体的该横向延伸部分的顶部部分延伸。

30.  根据权利要求22的方法，其中制备控制栅包括：
在制备第二氧化物层之后，在该衬底和该T形结构上制备导电材料层；以及
各向异性蚀刻该导电材料层，从而在该T形结构的侧面部分上形成该控制栅。

31.  根据权利要求22的方法，其中在该T形结构的侧壁和顶部部分上还制备该第一氧化物层。

32.  根据权利要求22的方法，其中该第一牺牲层包括电介质材料。

33.  根据权利要求32的方法，其中该第一牺牲层的电介质材料包括氮化物。

34.  根据权利要求32的方法，其中该第一牺牲层的电介质材料包括氧化物。

35.  根据权利要求22的方法，其中该第二牺牲层包括多晶硅材料。

36.  根据权利要求22的方法，还包括，在蚀刻该第一牺牲层之后，在该半导体衬底的裸露部分中形成结区。

37.  根据权利要求22的方法，还包括，在制备该控制栅之后，移除该T形结构，以露出该控制栅之间的半导体衬底。

38.  根据权利要求37的方法，还包括，在移除该T形结构之后，在该控制栅之间的该裸露的半导体衬底中形成第一结区。

39.  根据权利要求38的方法，还包括，在形成该第一结区的同时，在邻近该控制栅的外侧壁的半导体衬底中形成第二结区。

40.  根据权利要求22的方法，其中该氮化物层沿着该导体的该横向延伸部分的底部部分、该导体的该横向延伸部分的侧面、以及该导体的该横向延伸部分的顶部部分延伸。

局部长度氮化物SONOS器件及其制造方法
本申请要求2003年9月15日递交的韩国专利申请第2003-63578号的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种SONOS器件及其制造方法，尤其涉及一种具有自对准ONO结构的局部长度氮化物SONOS器件及其制造方法。
背景技术
非易失性存储器件广泛地应用在不接收持续电源的电子系统中，例如在电源不是始终有效、电源频繁中断、和/或要求低能使用的应用中。实例应用包括移动通信系统、存储音乐和/或图像数据的存储卡、以及包括处理单元和存储单元的系统芯片(system-on-a-chip)的应用。
非易失性存储器件中的单元晶体管通常采用在源/漏区之间的衬底沟道区上形成的叠栅结构。叠栅结构包括在沟道上形成的顺序层叠的栅绝缘层或“隧道(tunneling)”层、浮栅(floating gate)电极、栅间电介质层或“阻挡”层、以及控制栅电极。浮栅电极和控制栅电极容性耦合，以允许在晶体管的编程阶段期间对浮栅进行编程。同时，浮栅电极被隔在栅绝缘层和栅间电介质层之间，以避免在编程阶段后的晶体管操作期间从浮栅到衬底或从浮栅到控制栅的电荷迁移。
某些类型的非易失性存储器件包括由硅-氧化物-氮化物-氧化物-硅顺序层构成的SONOS结构。图1示出了SONOS结构的例子。在源/漏区30a、30b之间的硅衬底10上形成一沟道区。在衬底10上形成由例如SiO₂的氧化物构成的隧道层12。在隧道层12上形成氮化物层14，并且提供作为浮栅的电荷俘获层。在氮化物层14上形成第二氧化物层16，第二氧化物层16作为阻挡层。氧化物隧道层12、氮化物浮栅层14和氧化物电荷俘获层16一起形成氧化物-氮化物-氧化物(或ONO)结构20。在第二氧化物层16上提供硅层25作为控制栅电极。SONOS型非易失性存储器件有较薄的单元，其制造廉价且可容易地结合入集成电路的外围区和/或逻辑区内。
在充电操作期间，相对于衬底向控制栅提供大的正电压。电子经过沟道区而从反转沟道区或漏区迁移，并且经过隧道氧化物层渗入氮化物浮栅。从而在氮化物俘获层内俘获了来自半导体衬底的电子。因为在编程操作期间相对于源极供给漏极更高的偏压，所以在氮化物俘获层在靠近高偏压漏极的区域累积了高浓度的电子。相反，在放电操作期间给控制栅提供负电压，给衬底提供正电压。在放电操作期间，先前储存在浮栅内的电子通过栅绝缘层释放回衬底内。从而在俘获层内俘获了来自半导体衬底的空穴。因为在放电操作期间相对于源极供给漏极更高的偏压，所以在氮化物俘获层内在靠近高偏压漏极的区域累积了高浓度的空穴。氮化物浮栅俘获层内的电子或空穴的数量改变晶体管的阈值电压。这样，在晶体管的读操作期间，充电的晶体管被解释为第一二进制值，例如“1”，放电的晶体管被解释为第二二进制值，例如“0”。
因为ONO结构跨过整个沟道区而存在，所以以上图1的SONOS晶体管有高的初始阈值电压，这样导致了器件中相应的高功耗和高的编程电流。结果，这样的构造不能很好地应用在通常需要低功耗的系统芯片产品中，特别是依赖电池电源的便携式应用中。另外，氮化物浮栅内俘获的电子可以沿着氮化物层横向迁移；结果，擦除操作不能把电子从浮栅完全移除，这会在随后的读操作中对晶体管的阈值电压产生不利影响。
为了克服这些限制，如图2所示，已经开发了局部长度氮化物和薄栅氧化物晶体管。在这种结构中，漏区68b位于半导体衬底50中源区68a的每一侧。在中央源区68a每一侧在相邻的沟道区上同时形成两个栅结构。在源区68a和漏区68b之间的沟道区上提供薄栅氧化物层52。局部长度氮化物层54在栅氧化物层52上在靠近漏区68b的区域上。阻挡氧化物层58位于局部长度氮化物层54上。例如由多晶硅构成的控制栅65覆盖所得ONO结构62。
在这种结构中，局部长度氮化物俘获层54避免了放电操作期间电子的横向移动，因此提高了阈值电压的可靠性。另外，薄栅氧化物层52允许较低的阈值电压。然而，SONOS单元的操作特性高度依靠氮化物的长度；例如，通过改变氮化物长度阈值电压能够显著改变。因传统工艺依赖光刻技术来定义氮化物俘获层的长度，所以这些工艺易出现对准误差。如图2B所示，用于形成氮化物俘获层54的光刻掩模的微小对准偏差可以导致邻近器件有根本不同的氮化物层长度L₁、L₂。因而这会导致所得晶体管的特性的显著变化，包括阈值电压的显著变化。
发明内容
本发明涉及一种局部长度氮化物SONOS器件及其制造方法。提供一种局部长度氮化物浮栅结构来减少或避免氮化物浮栅中的横向电子迁移。这种结构包括使器件具有较低阈值电压的薄栅氧化物。另外，局部长度氮化物层是自对准的，这避免了氮化物的对准偏差，由此减小了器件间阈值电压的变化。
在第一方面中，本发明涉及一种半导体器件。该器件包括半导体衬底、以及设置在半导体衬底中的第一和第二隔开地结区。第一电介质层位于第一和第二结区之间的半导体衬底上。第二电介质层在第一电介质层的第一部分上。一导体具有形成于第一电介质层的第二部分上的主体部分，并具具有在第二电介质层上方的横向延伸部分。横向延伸自主体部分的第一侧壁在该第一侧壁顶部下方延伸。主体部分和横向延伸部分与第二电介质层隔开。
在一个实施例中，导体的主体部分有一个相对于第一侧壁的弯曲的第二外侧壁。导体的主体部分由各向异性蚀刻工序形成。
在另外一个实施例中，第二电介质层包围导体的横向延伸部分。第二电介质层沿着导体的横向延伸部分的底部部分、导体的横向延伸部分的一侧、导体的横向延伸部分的顶部延伸。在另一个实施例中，第二电介质层进一步沿着导体的第一侧壁的一部分延伸。横向延伸从侧壁的较低区域延伸。
在另一个实施例中，第一电介质层包括氧化硅。第二电介质层包括例如由氮化硅形成的电荷俘获层或浮栅。导体包括例如由多晶硅形成的控制栅。第一结区包括漏区和源区中的一个，并且第二结区包括漏区和源区中的另外一个。
在另一个实施例中，在导体的主体部分和横向延伸部分与第二电介质层之间形成第三电介质层。第三电介质层包括和第一电介质层相同的材料。
在另一个实施例中，第一电介质层包括氧化物层，第二电介质层包括氮化物层，第三电介质层包括氮化物层，并且第一、第二和第三电介质层形成位于衬底的上表面和导体的横向延伸部分的下表面之间的ONO结构。ONO结构有大约100和300之间的厚度，例如大约140，并且其中导体的横向延伸部分在ONO结构上。导体的横向延伸有大约在1000和2000之间的长度，例如大约1500。
另一个方面，本发明涉及一种形成半导体器件的方法。在半导体衬底上形成第一牺牲层；在第一牺牲层上形成第二牺牲层。图案化第二牺牲层，在第二牺牲层中形成露出第一牺牲层一部分的开口。在第二牺牲层开口的侧壁上形成第一电介质材料的隔离壁。使用第二牺牲层和隔离壁作为掩模蚀刻第一牺牲层，露出半导体衬底的一部分。用第一电介质材料填充隔离壁间的裸露区域，从而在半导体衬底上形成第一电介质材料的T形结构。移除第一和第二牺牲层，这样在半导体衬底上保留T形结构。在半导体衬底上提供第一氧化物层。在第一氧化物层上提供氮化物层。使用T形结构作为掩模，蚀刻氮化物层和第一氧化物层，这样在T形结构的上面的重叠部分的下面保留氮化物层图案和第一氧化物层图案。在半导体衬底和氮化物层图案上提供第二氧化物层。提供邻近第二氧化物层的控制栅。使用控制栅作为掩模，在半导体衬底中形成第一结区。
在一个实施例中，该方法进一步包括：在控制栅之间的电介质材料中形成接触孔；以及在接触孔中提供金属接线柱(stud)，其接触半导体衬底的上表面。在形成接触孔之后，在孔中提供金属接线柱之前，在半导体衬底的上表面形成结区。
在另一个实施例中，第一电介质材料包括氧化物材料或氮化物材料。控制栅包括多晶硅材料。每个控制栅具有形成在第二氧化物层上的主体部分和形成在氮化物层图案上方的第二氧化物层上的横向延伸部分，横向延伸自主体部分的第一侧壁在第一侧壁顶部下方延伸，主体部分和横向延伸部分通过第二氧化物层与氮化物层隔开。氮化物层沿着导体的横向延伸部分的底部部分、导体的横向延伸部分的一侧、和导体的横向延伸部分的顶部部分延伸。
在另一个实施例中，提供控制栅包括：在提供第二氧化物层之后，在衬底和T形结构上提供导电材料层；以及各向异性蚀刻导电材料层，以在T形结构的侧面部分形成控制栅。
在另一个实施例中，在T形结构的侧壁和顶部部分进一步提供第一氧化物层。第一牺牲层包括电介质材料，例如氧化物或氮化物。第二牺牲层包括多晶硅材料。
在另一个实施例中，该方法进一步包括，在蚀刻第一牺牲层之后，在半导体衬底的裸露部分形成结区。
在另一个实施例中，该方法进一步包括，在提供控制栅之后，移除T形结构，以露出控制栅之间的半导体衬底。在移除T形结构之后，在控制栅之间的裸露的半导体衬底中形成第一结区。在第一结区形成的同时，在邻近控制栅的外侧壁的半导体衬底中形成第二结区。
在另一个实施例中，氮化物层沿着导体的横向延伸部分的底部部分、导体的横向延伸部分的一侧、以及导体的横向延伸部分的顶部部分延伸。
附图说明
如附图所示，由本发明优选实施例的详细描述，本发明的上述和其它目的、特征和优点将变得明显，附图中相同的附图标记在不同视图中表示相同部件。附图的比例是不必要的；相反，重点在于解释本发明的原理。
图1是传统SONOS器件的剖面图；
图2A和2B是传统局部长度氮化物SONOS器件的剖面图，示出作为用于定位氮化物层的光刻掩模的对准偏差的结果的氮化物层长度的变化；
图3A-3H是依照本发明的形成具有自对准氮化物层的局部长度氮化物SONOS器件的第一工艺的剖面图；
图4A-4J是依照本发明的形成具有自对准氮化物层的局部长度氮化物SONOS器件的第二工艺的剖面图。
具体实施方式
在对本发明的优选实施例的以下描述和所附权利要求中，当提及半导体器件制造中所用的材料层时，术语“上”指的是直接施加到下面层上的层，或者指的是下面层之上的层，其间具有可选的一个或多个中间层。
图3A-3H是依照本发明的形成具有自对准氮化物层的局部长度氮化物SONOS器件的第一工艺的剖面图。
在图3A中，在半导体衬底200上形成第一牺牲层205。在一个实施例中，半导体衬底200包括硅衬底，并且第一牺牲层205包括由化学气相沉积(CVD)形成至厚度为1000-2000的电介质层，例如氮化物SiN。然后在第一牺牲层205上形成第二牺牲层210。在一个实施例中，第二牺牲层210包括由CVD形成的厚度为1000-3000的多晶硅。相对于第一牺牲层205的材料，第二牺牲层210的材料优选地具有高蚀刻选择性。在第二牺牲层210上设置一光致抗蚀剂层以构图第二牺牲层210，由此在第二牺牲层210中制备较宽的上部开口222，例如宽度约为0.6-0.8μm。
在图3B中，在所得结构上提供第一电介质材料的层。在一实施例中，电介质材料包括由CVD形成的厚度为1000-4000的氧化物SiO₂。然后各向异性蚀刻电介质材料层从而在上部开口222的内侧壁上形成侧隔离壁(lateral spacer)220。根据蚀刻条件确定隔离壁220的厚度，并因而确定它们之间的开口的宽度。在这之后，使用所得的图案化的第二牺牲层210和隔离壁220作为蚀刻掩模来蚀刻第一牺牲层205。结果，在形成于第二牺牲层210中较宽的上部开口222下方的第一牺牲层205中形成一较窄的下部开口，例如宽度是约0.3-0.6μm。然后例如用砷(As)或磷(P)的离子注入在露出的衬底200中形成漏区225。
在图3C中，在隔离壁220之间的上部宽的开口和窄的下部开口中在漏区225上方的裸露区域通过CVD以第一电介质材料的沉积物填充，例如氧化物。然后，例如使用蚀刻工艺或者化学机械抛光(CMP)来平坦化所得结构。结果，在半导体衬底200上制备由第一电介质材料填充物230和隔离壁220形成的T形结构235。
在图3D中，去除第一和第二牺牲层205、210，露出电介质材料T形结构235。这使用传统的干式或湿式蚀刻工艺来完成，例如使用多维各向同性湿式蚀刻。在这之后，在半导体衬底200的裸露表面上形成薄的第一氧化物层240。在一个实施例中，第一氧化物层240包括生长到40-80厚的热生长SiO₂。在所得结构的裸露表面形成氮化物层245，该裸露表面包括T形结构235的上表面和侧表面235a。在一个实施例中，氮化物层245包括通过CVD或原子层沉积(ALD)形成的厚度为40-120的SiN。
接着，在图3E中，以T形结构235作为掩模来各向异性蚀刻所得结构，以从衬底200的表面移除部分氮化物层245和第一氧化物层240。在这个步骤中，T形结构235的电介质材料的上表面的一小部分也被蚀刻。然后在所得结构的表面上形成第二氧化物层250，包括电介质T形结构235的裸露的上表面、T形结构235的有氮化物层245的侧表面235a、在第一氧化物层240上形成的氮化物层245的水平部分的上表面、以及半导体衬底200的剩余的裸露表面。在一个实施例中，第二氧化物层250包括通过650℃-700℃的温度下的CVD然后通过900℃-1100℃的温度下的快速热退火(RTA)工序形成的SiO₂。第一氧化物层240和第二氧化物层250各自的厚度可以不同，取决于它们各自的形成中所使用的工序。
在图3F中，如图所示，在所得T形结构235的侧面形成控制栅260。在所得结构上形成导电材料层。在一个实施例中，导电材料层包括通过CVD形成至2000-4000厚的多晶硅。然后各向异性地蚀刻所得多晶硅层，从而在T形结构的外部侧壁上形成侧导电栅260。所得导电栅260包括主体260a、外表面260b和横向延伸部分260c。横向延伸部分260c在T形结构235的较宽的上部下方延伸，并且在位于第一氧化物层240和氮化物层245之上的第二氧化物层250的水平部分上方延伸，形成如下所述的SONOS结构。
在图3G中，使用所得结构作为蚀刻掩模移除第二氧化物层250，在邻近控制栅260的裸露的衬底200上，例如使用砷(As)或磷(P)的离子注入形成源区265。
在图3H中，在所得结构上沉积层间电介质(ILD)材料层270。在一个实例中，ILD层270包括通过CVD形成至足够覆盖所得结构的厚度的氧化物SiO₂。然后蚀刻ILD层270以形成通达漏区225和源区265的开口，并执行金属沉积以在开口内形成金属插塞276。然后，使用传统方法在金属插塞276上方的ILD层270上构图金属接触。
如上所述，所得器件包括如图3H的突出显示区所示的SONOS结构。SONOS结构包括半导体衬底200的硅、第一氧化物隧道层240的氧化物、作为电荷俘获层工作的局部长度氮化物层245的氮化物、第二氧化物层240的氧化物、以及多晶硅控制栅260的横向延伸部分260c的硅。位于T形结构235的相对两侧的所得局部长度氮化物层245的各自的水平长度由T形结构235自身的几何形状控制。T形结构的几何形状和对称性基于形成对称隔离壁220的能力来确定，这基于形成隔离壁的各向异性蚀刻工序而能被高精度地控制。这样，所得的对立局部长度氮化物层245的水平长度是可预测且对称的。作为局部长度氮化物结构的结果，减小或者避免了横向电子运动，并且因为氮化物结构是自对准的，所以它们的长度更一致和可预测；因此，减小了所得器件的阈值电压的变化。
图4A-4J是依照本发明的形成具有自对准氮化物层的局部长度氮化物SONOS器件的第二种工序的剖面图。
在图4A中，在半导体衬底100上形成第一牺牲层105。在一个实施例中，半导体衬底100包括硅衬底，并且第一牺牲层105包括电介质层，例如通过化学气相沉积(CVD)形成至1000-2000厚的氧化物SiO₂。然后在第一牺牲层105上形成第二牺牲层110。在一个实施例中，第二牺牲层110包括通过CVD形成至1000-3000厚的多晶硅。相对于第一牺牲层105的材料，第二牺牲层110的材料优选地具有高蚀刻选择性。在第二牺牲层110上设置光致抗蚀剂层115，以构图第二牺牲层110，从而在第二牺牲层110内制备相对宽的上部开口122，例如宽度为约0.6-0.8μm。
在图4B中，在所得结构上设置第一电介质材料的层。在一个实施例中，该电介质材料包括通过CVD形成至1000-4000厚的氮化物SiN。然后各向异性蚀刻电介质材料层，从而在上部开口122的内侧壁上形成侧隔离壁120。根据蚀刻条件确定隔离壁120的厚度，并因而确定它们之间的开口的宽度。在这之后，使用所得图案化的第二牺牲层110和隔离壁120作为蚀刻掩模，蚀刻第一牺牲层105。这导致形成在第二牺牲层110中较宽的上部开口122下方的第一牺牲层105内的较窄的下部开口，例如宽度为约0.3-0.6μm。
在图4C中，使用CVD以第一电介质材料的沉积物例如氮化物SiN填充包括隔离壁120之间的宽的部分和窄的下部开口的开口122。然后例如使用蚀刻工序或者化学机械抛光(CMP)来平坦化所得结构。结果，在半导体衬底100上制备了由第一电介质材料填充物130和隔离壁120形成的T形结构235。
在图4D中，移除第一和第二牺牲层105、110，露出电介质材料的T形结构135。这使用传统干式或湿式蚀刻技术完成，例如使用多维各向同性湿式蚀刻。在这之后，在所得结构上形成薄的第一氧化物层140，包括T形结构135的上表面和侧表面135a。在一个实施例中，第一氧化物层140包括通过CVD或原子层沉积(ALD)形成至40-80厚的SiO₂。然后在所得结构的裸露表面上形成氮化物层145，包括T形结构135的上表面和侧表面135a。在一个实施例中，氮化物层145包括通过CVD或者原子层沉积(ALD)形成的厚度为40-120的SiN。
在图4E中，接着以T形结构135作为掩模各向异性蚀刻所得结构，从而从衬底100的表面移除部分氮化物层145和第一氧化物层140。在这个步骤中，T形结构135的电介质材料的上表面的一小部分也被蚀刻。
在图4F中，然后在所得结构的表面形成第二氧化物层150，该表面包括电介质T形结构135的裸露上表面、T形结构135的具有氮化物层145的侧表面135a、在第一氧化物层140上形成的氮化物层145的水平部分的上表面、以及半导体衬底100的剩余的裸露表面。在一个实施例中，第二氧化物层150包括通过650℃-700℃温度下的CVD然后通过900℃-1100℃温度下的快速热退火(RTA)工序形成的SiO₂。第一氧化物层140和第二氧化物层150各自的厚度可以是不同的，这依赖于它们的形成中所使用的各自的工序。
在图4G中，如图所示，在所得T形结构135的侧面上形成控制栅160。在所得结构上形成导电材料层。在一个实施例中，导电材料层包括通过CVD形成至2000-4000厚的多晶硅。然后各向异性地蚀刻所得多晶硅层，在T形结构的外侧壁上形成侧导电栅160。所得导电栅160包括主体160a、外表面160b和横向延伸部分160c。横向延伸部分160c在T形结构135的较宽的上部下方，且在位于第一氧化物层140和氮化物层145之上的第二氧化物层150的水平部分上方延伸，从而形成如下所述的SONOS结构。
在图4H中，使用所得结构作为蚀刻掩模，移除第二氧化物层150。在从衬底100的表面移除第二氧化物层150期间，T形结构135的上表面上的该层的一部分也被移除。
在图4I中，移除T形结构135的电介质材料。在一个实施例中，使用H₃PO₄溶液湿式蚀刻T形结构。这导致衬底裸露在所得控制栅结构160之间的空隙中。然后在裸露的衬底100中例如用砷(As)或磷(P)离子注入形成漏区165b和源区165a。此实施例的优点在于使用一个单独的离子注入工序形成漏区165b和源区165a两者，这在制造工序中带来更高的效率。
在图4J中，层间电介质(ILD)材料层170沉积在所得结构上，并填充控制栅160之间的T形空隙。在一个例子中，ILD层170包括通过CVD形成至足够覆盖所得结构的厚度的氧化物SiO₂。然后蚀刻ILD层170，形成通达漏区125和源区165的开口，并执行金属沉积以在开口内形成金属插塞176。然后使用传统方法在金属插塞176上方的ILD层170上构图金属接触。
如上所述，所得器件包括如图4J的突出区中示出的SONOS结构。SONOS结构包括半导体衬底100的硅、第一氧化物隧道层140的氧化物、作为电荷俘获层工作的局部长度氮化物层145的氮化物、第二氧化物层140的氧化物、以及多晶硅控制栅160的横向延伸部分160c的硅。位于T形结构135的对立侧的所得局部长度氮化物层145的各自水平长度由T形结构135自身的几何形状控制。另外，控制栅延伸部分160c的相应长度L和ONO层155的组合厚度H也取决于T形结构135的几何形状。如第一实施例中那样，T形结构的几何形状和对称性基于形成对称隔离壁120的能力决定，这基于形成隔离壁的各向异性蚀刻工序可以被控制到一个高精度。这样，相对的局部长度氮化物层145的所得水平长度是可预测的、对称的。作为局部长度氮化物结构的结果，减小或者避免了横向电子运动，并且因为氮化物结构是自对准的，所以它们的长度更一致和可预测；因此，减小了所得器件阈值电压的变化。
虽然，已经参考优选实施例详细地展示和描述了本发明，但是对于本领域技术人员来说应当理解，在不脱离由所附权利要求定义的本发明的要旨和范围的情况下，可对其做出形状和细节的不同变化。