延迟后开启电负荷的电路及方法.pdf

根据本发明，用于开启一可连接于一电路的下游的一电负荷的所述电路包含一位于一第一路径中的第一电开关装置(T1)，以及一位于一第二路径中的第二电开关装置(T2)，所述第二路径平行于所述第一路径。所述电路亦具有一装置(INV，OR，T5)，其用于产生电控制变量(Ugate2)于所述第二开关装置(T2)，其在开启一连接于下游的一负荷时，将所述控制变量(Ugate2)发生在第一开关装置(T1)输出侧的电变量(U0，d)的一函数。

1.  一种用于开启电负荷(L1)的电路，其中所述的电负荷可连接于所述电路的下游，所述电路包含：
一第一电开关装置(T1，T1’)，位于所述电路的第一路径中，以及一第二电开关装置(T2，T2’)，位于所述电路的第二路径中，所述第二路径是与所述第一路径平行，其中
各开关装置(T1，T2，T1’，T2’)的一输入(S)乃用来接收可连接于上游的一供应电压(U)的相同极点，
各开关装置(T1，T2，T1’，T2’)的一输出(D)乃藉由封闭所述的开关装置成为经由个别开关装置的一控制输入(G)所使用的电控制变量(U_gate1-4)的函数而用以供应电压至可连接于下游的所述电负荷(L1)，且其乃透过相同的所述开关装置而电连接至相同开关装置的个别输入(S)，以及
以一电开关变量Uswitch控制第一开关装置(T1，T1’)的所述控制输入(U_gate1)的所述控制变量，进以开启可连接于下游的所述电负荷(L1)以及
一装置(INV，OR，T5；INV1’，INV2’，OR’)用以产生所述电控制变量U_gate2于所述的第二开关装置(T2，T2’)以作为一电变量(U_0，d)的函数，当开启连接于下游的所述负荷时，该电变量(U_0，d)是发生于所述第一开关装置(T1，T1’)的输出侧。

2.  如权利要求1的电路，其特征在于发生于所述第一开关装置(T1，T1’)输出侧的所述电变量是一电位(U_0，d)。

3.  如权利要求2的电路，其特征在于所述第一开关装置是一第一晶体管组件(T1，T1’)，以及所述第二开关装置是一第二晶体管组件(T2，T2’)。

4.  如权利要求3的电路，其特征在于所述的第一晶体管组件(T1，T1’)具有低于所述第二晶体管组件(T2，T2’)的开关电容。

5.  如权利要求4的电路，其特征在于所述的晶体管组件(T1，T1’；T2，T2’)是相同的晶体管形式，且所述第一晶体管组件(T1，T1’)的尺寸小于所述第二晶体管组件(T2，T2’)，特别是具有小于第二晶体管组件(T2，T2’)尺寸除以至少是2的因子后的尺寸。

6.  如权利要求2至5的电路，其特征在于设计用以产生所述电控制变量(U_gate2)于所述第二开关装置(T2，T2’)的所述装置(INV，OR，T5；INV1’，INV2’，OR’)，因而
自发生于所述第一开关装置(T1，T1’)输出侧的所述电位(U_0，d)的特定阈值，以及
在与开启相关的所述电位开启变量(U_switch)的一状态中，
封闭所述的第二开关装置(T2，T2’)。

7.  如权利要求6的电路，其特征在于设计用以产生所述电控制变量(U_gate2)于所述第二开关装置(T2，T2’)的所述装置(INV，OR，T5；INV1’，INV2’，OR’)，因而
在连接所述电负荷(L1)于所述供应电压(U)正极点的一电路(S1)中，所述第二开关装置(T2)是在一特定阈值上被封闭，以及
在连接所述电负荷(L1)于所述供应电压(U)负极点的一电路(S2)中，所述第二开关装置(T2’)是在一特定阈值下被封闭。

8.  如权利要求7的电路，其特征在于设计用以产生所述电控制变量(U_gate2)于所述第二开关装置(T2，T2’)的所述装置(INV，OR，T5；INV1’，INV2’，OR’)，因而
在与关闭相关的所述电开关变量(Uswitch)的一状态中，以及
不受发生于所述第一开关装置(T1，T1’)输出侧的所述电位(U_0，d)的影响，
打开所述第二开关装置(T1，T1’)。

9.  如权利要求2至8的电路，其特征在于用于提供所述电控制变量(U_gate2)的所述装置具有一或多个数字栅(INV，OR；INV1’，INV2’，OR’)。

10.  如权利要求2与权利要求3至9其中之一电路，其特征在于在连接所述电负荷至所述电压正极点的一电路(S1)中，所述第一晶体管组件与所述第二晶体管组件为常态关闭P-MOSFET晶体管组件(T1，T2)，所述晶体管组件乃具有对应于所述的控制输入的栅极连接(G)，对应于所述开关装置的所述输入的源极连接(S)，以及乃对应于所述开关装置的所述输出的晶体管组件的漏极连接(D)，以及
在于在连接所述负荷至所述电压负极点的一电路(S2)中，所述第一晶体管组件与所述第二晶体管组件为常态关闭N-MOSFET晶体管组件(T1’，T2’)，所述晶体管组件具有对应于所述的控制输入的栅极连接(G)，对应于所述开关装置的所述输入的源极连接(S)，以及乃对应于所述开关装置的所述输出的晶体管组件的漏极连接(D)。

11.  如权利要求10的电路，其特征在于在把所述电负荷连至所述供应电压的一正或一负极点的电路(S1，S2)中，用以产生所述电控制变量(U_gate2)于所述第二开关装置(T2，T2’)的所述装置(INV，OR，T5；INV1’，INV2’，OR’)的其运作方法可根据以下布尔公式表现：
V gate 2 = V gate 1 + V drain 1 ‾ ]]>或是 V gate 2 = V gate 1 ‾ + V drain 1 ‾ , ]]>
其中所述的布尔变量，V_gate2是描述所述第二晶体管组件(T2，T2’)的所述栅极连接与接地之间的数字电压，布尔变量V_gate1是描述第一晶体管组件(T1，T1’)的栅极连接(G)与接地之间的数字电压，以及布尔变量V_drain1是描述第一晶体管组件(T1，T1’)的漏极连接(D)与接地之间的数字电压。

12.  如权利要求11与权利要求9的电路，其特征在于在连接所述电负荷(L1)至所述供应电压的一正极点的电路(S1)中，用以产生所述电控制变量(U_gate2)于所述第二开关装置(T2，T2’)的所述装置(INV，OR，T5；INV1’，INV2’，OR’)具有一反相器(INV)与一OR栅极(OR)。

13.  如权利要求10至12的电路，其特征在于在把所述电负荷(L1)连接至所述供应电压的一正极点的电路(S1)中，用以产生所述电控制变量(U_gate2)于所述第二开关装置(T2)的所述装置(INV，OR，T5)具有
一常态关闭N-MOSFET晶体管组件，其栅极连接是电连接至所述第一晶体管组件的所述漏极连接，且其是被用以驱动所述的第二晶体管组件，以及
一常态关闭P-MOSFET晶体管组件(T5)，其栅极连接(G)是电连接至所述第一晶体管(T1)的所述漏极连接(D)，且其是被用以驱动所述的第二晶体管组件(T2)，以及
其中在把所述电负荷连接至所述电压负极点的一电路(S2)中，用以产生所述电控制变量于所述第二开关装置(T2’)的所述装置(INV1’，INV2’，OR’)具有
一常态关闭P-MOSFET晶体管组件，其栅极连接是电连接至所述第一晶体管组件的所述漏极连接，且其是被用以驱动所述的第二晶体管组件，以及
一常态关闭N-MOSFET晶体管组件(T5’)，其栅极连接(G)是电连接至所述第一晶体管(T1’)的所述漏极连接(D)，且其是被用以驱动所述的第二晶体管组件(T2’)。

14.  如上述权利要求中任一项的电路，其特征在于所述电路(S1，S2)具有一或多个其它开关装置(T3，T4；T3’，T4’)，
其是分别配置于与所述第一及第二开关装置(T1，T2；T1’，T2’)的路径平行的路径中，以及
其是以一固定但不同于所述前两开关装置(T1，T2；T1’，T2’)的延迟来封闭。

15.  如上述权利要求中任一项的电路，其特征在于所述电路(S1，S2)的形式是一位在普通半导体基板上的巨大集成半导体电路(IC)。

16.  如上述权利要求15的电路，其特征在于所述电路(S1，S2)以及可连接于所述电路下游的电负荷(L1)的形式，皆是一位在普通半导体基板上的巨大集成半导体电路(IC)形式。

17.  如上述权利要求16的电路，其特征在于除了所述电路(S1，S2)以及可连接于所述电路下游的电负荷(L1)之外，另一电路块(L2)亦是在一普通半导体基板上的巨大集成半导体电路(IC)，此所述的电路块是用于接收可连接于上游的供应电压(U)的相同极点。

18.  一种用于开启一电负荷(L1)的方法，其包含以下步骤：
a)透过一第一路径中的一第一开关装置(T1，T1’)将一供应电压(U)的一极点电连接至所述的电负荷(L1)，
b)量测一电变量(U0，d)，其是发生于所述第一开关(T1，T1’)的输出侧，以及
c)透过一第二路径中的一第二开关装置(T2，T2’)将所述供应电压(U)的相同极点电连接至所述的电负荷(L1)，以作为发生于所述第一开关(T1，T1’)输出侧的所述电变量(U_0，d)的函数，所述第二路径是平行于所述的第一路径。

19.  如权利要求18的方法，其特征在于发生于所述第一开关(T1，T1’)输出侧的所述电变量是一电位(U_0，d)。

20.  如权利要求19的方法，其特征在于根据方法步骤c)，当达到发生于所述第一开关(T1，T1’)输出侧的所述电位(U_0，d)的特定一阈值时，所述供应电压(U)的所述极点是连接至所述电负荷(L1)的所述供应电压连接。

21.  如权利要求20的方法，其特征在于其中所述负荷(L1)是连接至所述供应电压(U)的一正极点，根据方法步骤c)，当超过所述阈值时，所述供应电压(U)的所述极点是连接至所述电负荷(L1)，以及
其中所述电负荷(L1)是连接至所述供应电压(U)的一负极点，根据方法步骤c)，当未达所述阈值时，所述供应电压(U)的所述极点是连接至所述电负荷(L1)。

22.  如权利要求18至21的方法，其特征在于以下步骤：
d)透过一或多个平行于所述第一与第二路径的其它路径将所述供应电压(U)的相同极点电连接至所述电负荷(L1)，其所具有的连接是以不同于方法步骤c)中连接的固定延迟来执行。

延迟后开启电负荷的电路及方法
技术领域
本发明是关于用于开启一电负荷的一种电路以及一种方法。
背景技术
在电力耗损低的电路中，特别是在巨大的整合电路中，电路中的常被开启的仅有电路块，同事需要确保其电路操作。不需要被确保的那些电路块，是被关闭的。特别是在电池供电的应用中，其中例如所使用的电路具有低的电力耗损，此增加了所述应用的操作时间。
为了关闭不需要的电路块，可自供应电压谨慎地将这些电路块退耦。当需要将这些电路块用于电路的特定功能时，其再次被耦合至供应电压。电开关装置，特别是MOSFET晶体管(金属氧化物半导体场效晶体管)是被用于耦合的目的，其是被配置于所述供应电压的一极点与所述电路块的对应供应连接之间。
一般而言，必须设计例如这些开关装置，因而在所述电路的所述部分运作时，所述该关装置中仅有小电压降发生，因此有效用于所述电路块的所述供应电压仅被稍许减小。这表示当在开启状态R_on时，所述开关装置的电阻必须尽可能小，特别是在大的静止供应电流或是大的平均供应电流。因而作为开关的装置的晶体管具有非常大的面积。在具有对应大面积的MOSFET晶体管中，当晶体管处于开启状态时，漏极连接与源极连接之间有小的电阻R_T，on。具有对应大面积的MOSFET晶体管的一缺点在于大的寄生电容，当所述MOSFET晶体管被开启时，首先其电荷必须被改变。当所述MOSFET晶体管被开启时，其短时间需要非常高的电荷改变或是自所述的供应电压充电电流。透过位在所述开关装置输入上游的电阻以及在所述供应电压极点的方向，特别是寄生电阻，例如供应电压的内部电阻或是供应电压连结线的电阻，短暂非常高的充电电流造成额外的电压降，因而干扰到正在运作或以相同供应电压所传送的其它电路块。在此范例中，对于这些电路组件，有效可获得的供应电压是被短暂减少，因而降低数字电路的信号与噪音比值。在此范例中，被密集放置在开关与被开启的电路块上的电路块，是特别容易受到干扰，这是由于在巨大的集成电路布局中，通常具有共同的电压路径，其是经由抗性金属化作用而形成，具有对应的线电阻。若此电压降是关于所述供应电压的接地，则指的是美式英语所称的「ground bounce」(接地弹跳)。
该充电程序必须被延长为更长的时间，以降低最大的充电电流。在此范例中，减少最大的充电电流。此可藉由平行配置许多对应的较小晶体管以取代包含大面积的一开关装置而完成，例如使用四个平行连接的晶体管。连续开启这些较小的晶体管，以开启该电路块。在此范例中，晶体管开启的时间，关于先被驱动开启的晶体管，藉由使用具有固定时间延迟的一适当延迟组件，可确保延迟驱动稍后被开启的晶体管。此种程序的缺点，例如假设在电路复杂度可接受的程度，相较于在开启过程中由所涉及的寄生组件的时间常数所管理的时间延迟，例如供应电压传送的线电阻以及晶体管群组的供应电压节点上游或下游的有效网络电容，由所述延迟组件所形成的时间延迟通常较短。所以，在降低最大充电电流的方面，所述的影响常是不足够的。一般公认可藉由增加平行连接晶体管与延迟组件或是增加各延迟组件的延迟，可相当地降低最大充电电流，但是却会增加电路复杂度。再者，原则上，由于开启程序的时间常数是取决于被驱动地电路组件及其布局，所以开关的延迟，例如来自许多平行连接晶体管而形成者，必须符合透过此开关而个别被开启的电路组件。因此设计此类的开关，亦非常耗时。
所以本发明的目的是明确提供一种电路，用于开启可连接至所述电路下游的一电负荷，所述电路形成小的最大充电或电荷充电电流，且再者，所述电路具有一点点复杂度，且可被弹性使用。本发明的另一目的是提供一对应的方法。
本发明的目的可藉由权利要求独立项1与18的特征而达成。
发明内容
根据本发明的电路，是用于开启连接在其下游的电负荷，所述的电路是包含一第一电开关装置于所述电路的第一路径中，以及一第二电路开关装置于所述电路的第二路径，所述第二路径与所述第一路径平行。在此范例中，各开关装置的一输入是用于接收可被连接至上游的相同极点(pole)的供应电压。再者，各开关装置的一输出是用于供应电压至所述连接于下游的负荷，且可经由相同的开关装置电连接至相同开关装置的个别输入，此是藉由关闭该开关装置作为电控制变量的函数，所述变量是透过个别开关装置的一控制输入而提供。以一电开关变量用于开启所述连接于下游的电负荷，而控制所述第一开关装置的控制输入的控制变量。再者，所述电路具有提供所述电控制变量的装置于所述的第二开关装置，其是决定所述的控制变量作为电变量的函数，当开启连接于下游的所述负荷时，其是发生在第一开关装置的输出侧。
在此范例中，例如，可使用一电位或电流，用于发生在所述第一开关装置的输出侧的电变量。在此范例中所述的「第一开关装置的输出侧」是指由所述开关装置观之，电变量是发生在所述电路的第一开关装置的下游否则就是在所述的负荷中。根据本发明，同样地在位于平行路径中的所述第二或其它开关装置的下游，电变量的发生亦可被了解。例如，可使用电位作为输入变量，用于直接在所述第一开关装置的输出或是在负荷内的内部供应电压节点上用于第二开关装置的提供电控制变量的装置。
根据本发明，第二开关装置的控制变量与发生在第一开关装置的输出侧的电变量之间的关系，使其可以延迟取于于所述负荷的第二开关装置的开启。一旦所述第一开关装置已被开启，第一开关装置的输出下游的电变量(例如一电位)即随依特定的时间常数而改变。此时间常数一般主要是由所述第一开关装置的寄生开关电容以及所述负荷的寄生电容所管理。在此范例中，关于本发明的目的，当电变量达到一特定值时，透过提供控制变量的装置，所述控制变量适合开启第二开关装置。开启第一开关装置与开启第二开关装置之间的延迟期间，是取决于负荷。再者，此关系的优点在于所述负荷的电容越大时，开启第一与第二开关装置的延迟变得越大。因此，长延迟对于最大充电电流的效果有限，对于高的电容负荷，其原则上较大。根据本发明，所述电路符合开启所述两开关装置之间的延迟，以及驱动电路负荷的合适方式中同时开启负荷的程序，因此所述电路可被弹性使用。
再者，根据本发明的所述电路中，相较于透过在开关装置的控制输入之间具有固定群组延迟时间一或多简单延迟缓冲器，延迟期间(尽管是低复杂度的实施方式)通常更长。
因此根据本发明的所述电路，其确保最大充电电流或是电荷充电电流，以及来自于透过供应电压传送或是透过供应电压的内部电阻的电压降，是以最佳的方式被降低为所述负荷的函数。其它透过相同供应电压所运作的电路，仅稍微受到开启连接于所述电路下游的负荷之影响。
发生在所述第一开关装置输出侧的电变量较佳是一电位。以下叙述是关于电位的使用，通常是以模拟的方式转换为电流的使用。
根据本发明的一较佳实施例，所述第一开关装置是一第一晶体管组件，且所述第二开关装置是一第二晶体管组件。在此范例中，为达本发明的目的，「晶体管组件」指的是一个晶体管或是两个或多的晶体管，在此范例中其是平行排列。
在此范例中，优点在于第一晶体管组件所具有的开关电容低于第二晶体管组件的开关电容。在此范例中，这是由于相较于使用具有相同电容的两个晶体管组件，最大充电电流再次被降低。直到所述第二晶体管组件被开启，根据本发明，其时间是由所述延迟所管理，仅有第一晶体管组件参与于开启所述负荷的过程。在此第一相中，由于所述第一晶体管组件具有低的开关电容，这是为一被开启的，所以发生在电路输出处与开关装置与负荷所引起的寄生网络电容比例是低的。所以，在此相过程中，特别是所述的延迟时间为长时，最大充电电流是低的。若是在所述第二晶体管组件被开启之前，负荷内的供应电压节点上的电位已接近稳定态最后值或是已对应于稳定态最后值，则在具有更大电容的第二晶体管组件被开启之后，后续的电位改变是小的。所以，即使是在第二相中，电荷的改变与最大充电电流是小的。在此范例中，使用具有高开关电容的第二开关装置的晶体管组件，通常是关于在对应于开关装置的输入与开关装置的输出的晶体管组件连接之间的开启状态中，更大的晶体管组件面积与更低的电阻R_T2，on。至少当使用相同晶体管型式的晶体管时，此为真。这表示在稳定态中，一旦第二晶体管组件已被开启，所述电路输入与输出之间的电阻R_on是低的，且约对应于R_T2，on(对于第一开关装置：R_T1，on＞＞R_T2，on)。因此，形成函数分割：在开启过程中，以具有低电容与高电阻R_T1，on的第一开关装置为具支配性的，然而在开启过程后稳定态运作期间，以具有高电容与低电阻R_T2，on的第二开关装置，如同其它根据本发明决定电路特性的开关装置为具支配性的。
所述的第一晶体管组件较佳为小于第二晶体管组件，特别是小于至少为2的参数。当使用相同的或可比较的晶体管形式时，在开启状态中，相较于小的晶体管组件，大的晶体管组件具有较大的寄生开关电容且较低的电阻R_T，on因此，关于使用具有不同开关电容的两晶体管组件的上述电路特性，可被适当地交换。在此范例中，晶体管形式包含以下特定形式的特性，基础晶体管形式，例如MOSFET、JFET(接合场效晶体管)或是偶极；半导体层顺序，亦即P/N-FET或是NPN/PNP；常态开启或常态关闭形式(仅在MOS的范例中)；结构尺寸；制造过程。
优点在于可设计提供电控制变量于第二开关装置的装置，因此自发生于第一开关装置输出侧电位的特定阈值以及在与该开启相关的电开关变量的状态中，结束所述的第二开关装置。关于发生的电位，可完成结束开关装置的过程。在此范例中，有利地设计产生第二开关装置的电控制变量的装置，因此在连接负荷至供应电压正极点的电路中，在一特定的阈值上，结束所述的第二开关装置。若所述电路具有连接负荷至供应电压负极点的功能，则所述的第二开关装置是在特定阈值下结束。使用电位阈值可藉由数字运作的栅极，产生以简单方式且以数字形式，提供电控制变量的装置。
优点在于设计用于提供电控制变量于第二开关装置的装置，因此在与关闭相关的电开关变量状态中，开始该第二开关装置，且不受发生在第一开关装置输出侧上的电位所支配。在此范例中，将所述负荷自所述电路切断，并不需要额外的开关。若是控制变量仅受到发生在第一开关装置输出侧的电位所管理，则电路上的负荷不会被关闭。
根据本发明的一较佳实施例，提供电控制变量的装置具有一或多个数字栅。由于所述电路使用假设只有两个稳定态的开关装置，所以该开关装置的输入仅需要个别控制变量的两个不同稳定态值，以最低的复杂度，所述的数字栅可被用以直行所述的电路。
优点在于连接所述负荷至供应电压正极点的电路中，所述第一晶体管组件与第二晶体管组件事常态关闭的P-MOSFET晶体管组件，具有栅极连接对应于所述开关装置的控制输入，源极连接对应于所述开关装置的输入，以及所述晶体管组件的漏极对应于所述开关装置的输出。在一电路中，其连接所述负荷至供应电压的负极点，若是所述第一晶体管组件与第二晶体管组件适常态关闭的N-MOSFET晶体管，具有栅极连接对应于所述的控制输入，源极连接对应于开关装置的输入，以及第晶体组件的漏极连接对应于所述开关装置的输出，则是有利的。
在此范例中，若是在连接负荷至供应电压的一正或负极点的电路中，运作提供电控制变量于第二开关装置的方法，其呈现方式如下的布尔公式(Boolean equation)，则是有利的：
V gate 2 = V gate 1 + V drain 1 ‾ - - - ( 1 a ) ]]>或是 V gate 2 = V gate 1 ‾ + V drain 1 ‾ - - - ( 1 b ) ]]>
其中布尔变量V_gate2是描述第二晶体管组件的栅极连接与接地之间的数字电压，布尔变量V_gate1是描述第一晶体管组件的栅极连接与接地之间的数字电压，以及布尔变量V_drain1是描述第一晶体管组件的漏极连接与接地之间的数字电压。以布尔公式(1a)为基础所呈现运作的装置，确保来自在开启过程中所形成的电压Vdrain1的两数字状态间特定阀电压，电压V_gate2是被开启至数字L值(低)，因而第二晶体管组件被开启。额外附属的第一晶体管组件的控制变量V_gate1的第二晶体管组件的控制变量V_gate2，以及在根据方程式(1a)的开关变量上，确保在所述的控制变量V_gate1上开关所述负荷的过程中，当第一晶体管组件被关闭时，第二晶体管组件亦被关闭。若是第二晶体管组件的控制变量V_gate2不依赖第一晶体管组件的控制变量Vgatel，且亦不依赖所述的开关变量，则由于电压V_drain1，不可能将所述的第二晶体管组件关闭，因此当第一晶体管组件被关闭时，第二晶体余件并不会受到影响。关于方程式(1a)的上述说明，可被以模拟方式转换至方程式(1b)用于连接负荷至供应电压负极点的电路。以适当的布尔转形，将方程式(1a)与(1b)可被转形至以相同方式运作的均等方程式。再者，对于本发明的目的，当然弹性在于除了使用电压V_drain1以实施所述电路之外，亦使用不同的电压，其是发生在第一晶体管组件漏极连接的输出侧，例如是在第二晶体管组件第二漏极连接与接地之间。在相同的方式中，根据本发明，除了使用电压V_gate1之外，亦可使用与其相关的电压，例如用于将负荷开启与关闭的开关电压。
根据本发明，若是装置根据方程式(1a)运作，则其优点在于用于提供电控制变量第二开关装置的装置是具有一反相器与OR栅极。在此范例中，第一晶体管组件的漏极连接是电连接至所述反相器的一输入，所述第一晶体管组件的栅极连接是电连接至所述OR栅极的第一输入，所述反相器的输出是电连接至所述OR栅极的第二输入，以及所述OR输出是电连接至第二晶体管组件的栅极连接。再者，亦可能使用一特别的组合栅极，其是以OR栅极为基础，然而，其中一输入是被转换相对于其它输入。
根据连接负荷至供应电压正极点的电路的一较佳实施例，用于提供电控制变量于第二开关装置的装置是具有一常态关闭的P-MOSFET晶体管组件。此作为一反相器，具有电性连接至第一晶体管组件漏极连接的栅极连接，以及具有用以驱动第二晶体管组件的反相器。根据本发明，当用于决定第二晶体管组件栅极电压的装置是具有常态关闭的N-MOSFET晶体管组件时，其栅极连接是电连接至第一晶体管组件的漏极连接，其是用以驱动第二晶体管组件，使用以此方式所连接的P-MOSFET晶体管组件是有利的。一N-MOSFET晶体管组件，例如根据本发明位于栅极装置中的输入侧，例如在NMOS反相器或是CMOS反相器，以及透过N-MOSFET的所谓阀电压V_th，管理栅极的开关电压。当所述负荷被开启时，所述的两晶体管组件、额外的P-MOSFET晶体管组件以及以及位于逻辑电路中(与逻辑电路接合)的N-MOS晶体管组件，是控制作为开关装置的第二晶体管组件的栅极连接处电位。在P-MOSFET晶体管组件及与其平行排列的逻辑电路被转换(switched over)之前，所述的第二开关装置未被开启。由于P-MOSFET晶体管组件转换是在逻辑电路之后，所以所述的额外P-MOSFET晶体管组件更进一步的延迟第二开关装置被开启的时间。因而降低最大充电电流。根据连接负荷至供应电压负极点的电路实施例，用于提供电控制变量于第二开关装置的装置，是具有常态关闭的N-MOSFET晶体管组件。此是作为一反相器，具有栅极连接电连接至第一晶体管组件的漏极连接，以及具有所述反相器用以驱动所述的第二晶体管组件。根据本发明，当用于决定第二晶体管组件栅极电压的装置亦具有常态关闭P-MOSFET晶体管组件，其其栅极连接是电连接至第一晶体管组件的漏极且其是用以驱动所述的第二晶体管组件时，使用以此方式所连接的N-MOSFET晶体管组件是有利的。所述的额外P-MOSFET晶体管组件延迟第二开关装置被开启的时间，如同连接供应电压正极点的电路范例。
有利的是电路具有一或多个其它开关装置，其各自的配置路径是与第一及第二开关装置的路径平行，其是以关于第一开关装置的不同延迟而结束。此所提供的优点在于力如此电路具有较佳的特性，特别是具有较低的电阻R_on。若是在第二开关装置已被开启之后，所述的供应电压已被完全或是几乎用于内部供应电压节点，则当在一延迟后其它平行的开关装置被开启时，特别是非常大面积的晶体管组件，无额外的充电电流，或是仅有小量的额外充电电流时，所述电路的电阻R_o是被降低。
根据一较佳实施例，所述电路是在一半导体基板上的巨大集成电路形式。在此范例中，优点在于所述电路与连接于所述电路下游的负荷，可被制造成为一半导体基板上的巨大集成半导体电路。除了所述电路连接至其下游负荷之外，当另一电路块亦为半导体基板上巨大半导体电路形式，此电路块是用以接收连接于上游供应电压的相同极点时，此电路是特别有利的。根据本发明，当开启下游负荷时，此电路产生所述的充电电流。可获得的供应电压与其它电路块的信号对噪音比值仅受到开启本发明电路负荷的些许影响。
根据本发明，开启一电负荷的方法是包含以下步骤：首先，透过在第一路径中的第一开关装置，将一供应电压的一极点电连接至所述的电负荷。而后测量发生在第一开关装置输出侧的电变量。最后，透过与第一路径平行的第二路径中的第二开关装置，将所述供应电压的相同极点电连接至所述电负荷，作为发生在第一开关装置输出侧的所述电变量的函数。
本发明更进一步的改进是如权利要求附属项中所述者。
附图说明
本发明更详细的说明如下所述，请参阅两实施例及其图式。
第1图是根据本发明，说明电路中典型驱动与负荷条件。
第2图是说明用于开启负荷的自明(self-evident)电路。
第3图是根据本发明第一实施例，说明用于开启一负荷的电路。
第4图是根据本发明第二实施例，说明用于开启一负荷的电路。
第5图是基于仿真的结果，说明第3图所示电路的瞬间反应。
具体实施方式
第1图是根据本发明，说明使用均等组件的电路中，典型驱动与负荷条件。一电压来源U，例如一电池或是可充电电池，其无负荷电压U_0，a是被用以供应下游电路块。所述电压来源整体具有内部电阻R_i。所得的电压，其是所述电压来源的外部电压，是产生于所述电压来源的输出。所述电压来源U的输出是连接至一印刷电路板L。在此范例中，所述的印刷电路板L在输入与输出之间具有均等的电阻R₁。此是描述印刷电路板的线损耗与来自对应接线连接的电阻。在该输出侧，所述的印刷电路板是连接至巨大的集成电路IC，在输入侧，具有一均等电阻R₂，其是描述两电路块L1与L2，一或多个接合垫与供应电压节点之间的芯片内线电阻。所述均等电阻R₂的输出是连接至两平行连接的路径，其包含两局部局部相邻的电路块L1与L1，其是由均等电阻R_L1与R_L2所定义。开启电负荷L1的电路是位于电阻R₂与第一路径中的电路块L1之间，以开启，且将所述供应电压U上的正极点连接至与负荷L1的对应连接，以开启所述的负荷L1。如同均等组件，所述电路S1具有一开关S，一均等电阻R_on以及一寄生开关电容C_par，s。再者，所述电路块L1更具有针对一电路块的一寄生电容C_par，1。再者，相同设计的电路S2如图所示，其可用以取代开启电路块L1的电路S1。当使用电路S2时，所述供应电压的负极点是连接至负荷L1的对应连接，以开启所述的负荷L1。若是所述的开关S1被用以开启所述的负荷L1，则必须以一短路置换S2。在开关S1的输入与接地之间的电压是称为U_0，c以及L1的负荷内部供应电压是称为U_0，d。
在电路块L1被开启之前，所述电压U_0，d约为零。在开启时，藉由结束电路S1中的开关S，网络电容C_par，L1与C_par，s中的电荷是与C_par，L1与C_par，s的强度成正比。改变速度是对应于充电电流或是电荷充电电流。是由所述电压来源U_0，a所提供，且流经均等电阻R_i，R₁与R₂。这些均等电阻间有短暂的电压降，且造成在充电过程中，电压U_0，c被降低。此电压改变直接作用在电路组件L2上，依所述电压改变的程度，减少其供应电压，端视电压降的量，此会负面影响电路组件L2的运作。
第2图是说明实施所述电路S1，用于开启下游负荷，相较于仅使用一大的晶体管，其降低所述的充电电压。所述节点U_0，c与U_0，d的相关电压是与第1图中的相同名称。在此实施例中，开关S是由四个较小的常态关闭P-MOSFET晶体管T1”-T”所形成，其是分别配置于四个平行的路径中。藉由一电压U_switch”，其是被供作为来自电路外部的开关变量，以驱动所述的P-MOSFET晶体管T1”-T4”。以下的描述中，相同的参考符号是代表一节点与该节点上的电位。该电压U_switch”是被供于一串延迟组件V1”-V4”，其输出是各驱动一晶体管的栅极连接。在此范例中，电压U_switch”通常是代表一数字电压，其值在L(低)状态是对应于接地电位，以及其值在H(高)状态是对应于供应电压。其它电压值亦可被使用作为其它的数字状态。
原则上，第2图中所述的电路是以延迟关闭程序的概念为基础，以降低所述的充电电流。在此范例中，藉由延迟组件V1”-V4”而产生所述的延迟。一旦电压U_switch”已由H值被转换为L值，其是与负载被开启有关，则在个别晶体管的栅极电位的改变具有固定的时间延迟，其是由特别延迟组件V1”-V4”的固定时间延迟所造成。在此范例中，首先T1”的栅极电位是自H值改变至L值。此电位改变开启晶体管T1”，对应于运作常态关闭P-MOSFET晶体管的方法，此造成T1”的源极与漏极连接之间以及节点U_0，c与U_0，d之间的传导状态。以模拟的方式并以一时间延迟，分别开启其它三个晶体管。此实施例的缺点在于如发明背景中所描述的者。
第3图是根据本发明的第一实施例，说明用于开启一负荷的电路。在此范例中，如第2图中所实施，使用四个常态关闭P-MOSFET晶体管T1”-T4”作为开关，于节点U0，c与U0，d之间的四个平行路径。以相同的方式使用开关变量U_switch如第2图中的U_switch”，以开启下游负荷。在此范例中，没有何的时间延迟，T1的栅极电位直接受到开关变量U_switch的影响。T2栅极电位的控制是透过一电路，其具有一反相器INV，其只驱动一OR栅极OR的一输入。所述OR栅极OR的输出是决定在T2栅极连接的电位U_gate2。根据本发明，所述反相器INV的输入与下游OR栅极OR的一输入是分别由自所述电路输出以及负荷内部供应电压节点的电位U_0，d所决定。透过电压U_switch切换OR栅极的第二输入。分别透过延迟组件V1或V1与V2，将栅极连接U_gate3与U_gate4连接至所述OR栅极的输出。
如第3图所示，在下文中，P-MOSFET晶体管T5的运作起初在电路描述中是被忽略的。在所述负荷被开启之前，电压U_switch是在H值。由于透过关闭负荷L1，产生经由R_L1的相对高阻抗，所以在电路中的输出电位U_0，d之值为零。在关闭状态中RL1的值通常是高于当L1在开启状态中者。若是为了开启连接电路下游的负荷L1，开关变量U_switch的值自H状态改变至L状态，则首先在T1栅极连接的电位是降至L值。若是栅极与源极连接U_GS，T1之间的负电压强度是在T1阈值T_th，T1的强度范围内，则渐增地造成T1源极连接与漏极连接之间的电连接。此起始一充电程序，用于电路S1的输出侧节点U_0，d，因此在具有相同名称的节点上电位U_0，d增加，由零开始往电位U_0，d的方向。在所述节点用于充电或是改变电荷所需的电流是通过所述的晶体管T1。若是电位U_0，d是在反相器INV的阈值电压范围内，则所述反相器INV的输出是自H状态改变至L状态。在此过程中，所述的阀电压亦即自H状态切换至L状态输出处的电压主要是受到阈值Uth的管理，且为反相器INV中的输入晶体管形式。若是反相器INV是由NMOS或CMOS栅极所形成，则此反相器通常在电压400至500mV U_0，d＝U_th时切换，因而N-MOSFET晶体管被开启。开启所述的反相器INV，则所述OR栅极OR的输出是改变至L值，如同T2栅极连接的电位。在开启过程中，所述OR栅极OR的第二输入不具有功能。当电位U_gate2改变至L值时，造成透过所述电路输入与输出间的晶体管T2，而形成一额外的连接。在此范例中，由于源极连接与漏极连接T2间电压U_DS，T2的强度小，所以在源极连接与漏极连接T2之间流动的最大电流是附加地受限。当T2被开启时，此电压的强度变成U_0，c减去反相器的阀值U_th。一旦晶体管T2被开启，则在延迟组件V1产生延迟或是延迟组件V1与V2产生延迟之后，其它晶体管T3与T4分别被开启，如第2图所示。
下文是叙述常态关闭P-MOSFET晶体管T5的运作。这是用以驱动栅极连接T2，其是与栅极INV及OR平行。在此范例中，栅极连接至连接至电路的输出节点U_0，d，源极连接是连接至其它晶体管T1至T4的源极连接，以及漏极连接是连接至T2的栅极连接。当T1被开启，T5数字功能作用方式与反相器INV相同。在T1之后一旦电位U0，d已被开启达到反相器INV的阈值，则反相器INV的输出由H状态改变为L状态，如前所述。由于T5的栅极/源极电压U_GS，T5的强度仍大于晶体管T5阀电压U_th，T5的强度，此时晶体管T5被开启，如前所述。这表示在供应电压U_0，c的方向中，亦即在H值的方向中，晶体管T5汲取电位U_gate2，然而，相对地如前所述，OR栅级的输出迫使电位U在接地的方向中，亦即在1值的方向中。在此范例中，T与OR可被技巧性地选择，以确保在开启过程中，关于栅极连接T2的电位U_gate2，T5是主要的。这表示大约在电路输出处的电位U0，d满足以下关系之前，电位U_gate2并不自H值改变至L值：
U_0，d＞U_th，T5+U_0，c 以及U_0，d＞U_th，INV        (1)
若是例如U_th，T5＝-500mV、U_th，INV＝+500mV且U_0，c＝1200mV，则电位U_gate2并没有由H值切换至L值，直到U_0，d的强度为700mV。因此，使用T5更进一步地延迟T2被开启的时间。
当电位U_switch由L值改变至H值，而低L1正被关闭，T1的栅极/源极电压约等于零，这表示晶体管T1被关闭。然而，相对于开启过程，关闭所述晶体管T1并不影响晶体管T2至T4的开关状态。在关闭的过程中，需要OR栅极的功能，特别是OR栅极的第二输入。当电位Uswitvh自L值切换至H值时，所述OR栅极的输出是切换至H值，无关于电位U_0，d与反相器INV的输出电位。由于晶体管T5被关闭，所以当关闭L1时，并不会抵消OR栅极。OR栅极输出的开关造成晶体管T2被关闭，以及以适当的延迟，晶体管T3与T4亦被关闭，因此经由T1至T4。在U_0，c与U_0，d之间无传导连接，以及电位U_0，d降至接地电位，因而造成负荷电路L1的漏电流。
当选择晶体管T1至T4时，必须小心确保在开启过程中，尽可能在大电压的范围内，藉由具有低开关电容的小晶体管，而改变节点的电荷。在电路L1的稳定态运作过程中，所述电路的电阻R_on应该尽可能低，因此被开启的晶体管应该尽可能大。对应于此的电路设计，其优点在于提供以下规格：对于个别晶体管T1至T4的信道宽度b_T1-T4，b_T1＝500μm、bT2＝400μm、bT3＝3000μm以及bT4＝3000μm。
第3图中所示的逻辑电路形式仅代表一种可能性。对于本发明的目的，弹性的是包含反相器INV与OR栅极OR的逻辑电路，是由以逻辑均等方式运作的电路所置换，例如以NAND栅极为基础。再者，关于开关变量U_switch的开关逻辑，可能同意当开关变量U_switch改变时，将负荷L1由L值切换至H值。此可藉由例如以一额外反相器而完成。
第4图是根据本发明的一第二实施例，以说明开启一负荷L1。此是关于实施如第1图中所示的开关S2，在开启过程中，其是将负荷L1连接至负极点，在此范例中是连接至接地。在此范例中，在四个平行路径中，四个常态关闭的N-MOSFET晶体管T1’-T4’是被使用作为开关，以取代第3图所示的电路结构。晶体管的漏极连接是分别连接至负荷侧负供应电压连接以及连接至负荷L1的接地连接，而晶体管的源极连接是分别连接至供应电压的负极点以及接地。再者，使用与第3图中所不同的逻辑电路，以驱动晶体管T2’-T4’的栅极连接。在此范例中，电路的负荷测输出是直接连接至OR栅极OR’的第一连接，而无反相器。再者，透过一额外反相器INV1’，藉由所述的开关变量U_switvh’而驱动OR栅极OR’的第二输入。此外，透过另一反相器INV2’，其输出是透过额外的延迟组件V1’与V2’直接(T2’)或间接地(T3’与T4’)决定晶体管T2’至T4’的栅极电位，以驱动OR栅极的输出。再者，以类似的方式，选择性地提供一常态关闭N-MOSFET晶体管T5’至第3图中所述的P-MOSFET晶体管T5，因此由栅极电路INV2’与OR’所形成的延迟T2’栅极电位的开关以及延迟晶体管T2’的开启。而后，当T5’的栅极/源极电压以及当使用接地作为供应电压的负极点，电路的输出降至T5’的阈值之下时，T2’的栅极电位由初始的L值升高至H值。相对于第3图中所示的第一实施例，此实施例使用不同的逻辑于开关变量U_switch’。在此范例中，开关变量U_switch’由逻辑L值至逻辑H值的改变，是被用以开启负荷L1。可弹性使用相同的开关逻辑，在此范例中，反相器INV1’必须自OR栅极OR’的第二输入转移至晶体管T1’的栅极连接。再者，亦可弹性地以对应的NOR栅极，置换栅极OR’与INV2’，以及使用以逻辑均等方式运作的逻辑电路，例如以AND栅极或NAND栅极取代OR栅极。第4图中所示电路的运作类似于第3图中电路的运作，且需要注意的是当个别晶体管的栅极电位大于晶体管的阀电压时，N-MOSFET晶体管T1’至T4’开启。
第5图是基于仿真的结果，说明第3图所示电路的瞬间反应。在此范例中，实线是描述开关变量U_switch的状况，虚线是描述在电路输出节点的电位U_0，d状况，以及点线是描述T2的栅极电位U_gate2状况。再者，其分别说明晶体管T3与T4的栅极电位U_gate3与U_gate4状况。
在开始开启L1的程序时，当开关变量U_switch是由H值切换至L值时，晶体管T1被开启，也就是说在时间t≈3ns，由1200mV至0V。此造成漏极电位，且因而电路U_0，d的输出电位自0V上升。当电位U_0，d值达到约650mV(在时间t≈12ns)时，第二晶体管的栅极电位U_gate2降低。驱动T2栅极连接的电路开始慢慢将晶体管T2由关闭状态改变至开启状态。一旦U_gate2的值在500mV(在时间t≈18ns)之后，晶体管T2的阻抗变得非常低，电路U0，d的输出电位急遽上升至最后值1200mV。最后，由于使用延迟组件V1，在时间t≈19ns，晶体管T3的栅极电位U_gate3亦开始降低。在约t≈23ns，电路U0，d的输出电位达到稳定状态值1200mV。在达到稳定状态之后，由于延迟组件V2所产生的额外延迟，因此晶体管T4的栅极电位U_gate4亦开始降低。最后约在t≈90ns，完成开启程序。