准动态离晶驱动器校准.pdf

本发明乃与一种驱动器系统、一种用于校准一驱动器电路配置的一阻抗的驱动器校准电路配置、以及一种用于校准一驱动器电路配置的一阻抗的方法有关。本发明乃是以达成一已被改善的驱动器行为，特别地是，有关于DDR存储模块的先前离晶驱动器已造成的斜率(slew rate)的不受欢迎失真的目的作为基础。根据本发明，该目的乃可藉由一种驱动器系统，其包括一具有至少一可变阻抗的第一驱动器部分，而藉由该可变阻抗，该第一驱动器部分的一操作点系乃会因应供给该第一驱动器部分的一第一电位以及一第二电位而决定，以及一第一监控装置而达成。该第一监控装置乃被配置以及设计以便利用该操作点会不同于该第一以及该第二电位之间的一中点的方式而调整该可变阻抗之一阻抗数值。

1.  一种用于校准一驱动器电路配置的一阻抗的驱动器校准电路配置，该驱动器电路配置乃被馈送以一第一以及一第二电位，并且具有与该第一以及该第二电位有关的一预先决定较佳操作范围，包括：
一电路配置，其具有一可变阻抗，且该电路配置乃被配置与设计以容置一参考阻抗，以及
一监控装置，其乃被配置与设计以使用于连续的变更该阻抗可变的电路配置的该阻抗，直到在该参考阻抗以及该阻抗可变的电路配置之间之一接合点处的电位会等于落在该第一以及该第二电位之间的差异的±10％范围内，较佳地是±3％范围内，的该预先决定较佳操作范围的一中点为止，
其中，
在该预先决定较佳操作范围中的该中点系不同于该第一以及该第二电位之间的该中点。

2.  根据权利要求1所述的该驱动器校准电路配置，其中，该预先决定较佳操作范围的该中点与该第一以及该第二电位之间的该中点的差异乃超过该第一以及该第二电位的间之该差异的15％。

3.  根据权利要求1或2所述的该驱动器校准电路配置，其中，该预先决定较佳操作范围的该中点与该第一以及该第二电位的该中点的差异乃小于该第一以及该第二电位的该差异的35％。

4.  根据权利要求1所述的该驱动器校准电路配置，其中，该预先决定较佳操作范围的该中点与该第一以及该第二电位的该中点的差异乃为该第一以及该第二电位的该差异的20％。

5.  一存储系统，特别是一GDD3存储芯片，其具有根据权利要求1至4其中之一所述的一驱动器电路配置。

6.  一种用于校准一驱动器电路配置的一阻抗的方法，而该驱动器电路乃被馈送以一第一以及一第二电位，并且，系具有与该第一以及该第二电位有关的一预先决定较佳操作范围，该方法系包括下列步骤：
连续的变更一阻抗可变的电路配置的一阻抗，其中，该电路配置乃被配置与设计以容置一参考阻抗，直到在该参考阻抗以及该阻抗可变的电路配置的一接合点处的电位会等于落在该第一以及该第二电位的差异的±10％范围内，较佳地是±3％范围内，的该预先决定较佳操作范围中的一中点为止，
其中，
在该预先决定较佳操作范围的该中点乃不同于该第一以及该第二电位的中点。

7.  根据权利要求6所述的方法，其中，该预先决定较佳操作范围的该中点与该第一以及该第二电位的中点的差异乃超过该第一以及该第二电位的该差异的15％。

8.  根据权利要求6或7所述的方法，其中，该预先决定较佳操作范围的该中点与该第一以及该第二电位的中点的差异乃小于该第一以及该第二电位的该差异的35％。

9.  根据权利要求6所述的方法，其中，该预先决定较佳操作范围的该中点与该第一以及该第二电位的中点的差异乃为该第一以及该第二电位的差异的20％。

10.  根据权利要求6至9其中之一所述的方法，其中该驱动器电路配置乃为一存储系统，特别是一GDDR3存储芯片，的一部分。

11.  一种用于校准一驱动器电路配置的一阻抗的驱动器校准电路配置，包括：
一电路配置，其阻抗乃为可变，以及
一监控装置，其乃被配置与设计以使用来连续的变更该阻抗可变的电路配置的该阻抗，直到其阻抗等于落在一参考阻抗的阻抗的±10％范围内，较佳地是落在±3％范围内，的该参考阻抗的该阻抗的一预先决定比例为止，
其中，该比例不是100％。

12.  根据权利要求11所述的该驱动器校准电路配置，其中，该预先决定比例与100％之差异乃超过15％。

13.  根据权利要求11或12所述的该驱动器校准电路配置，其中，该预先决定比例与100％的差异乃小于35％。

14.  根据权利要求11所述的该驱动器校准电路配置，其中，该预先决定比例与100％之差异乃为20％。

15.  一种用于校准一驱动器电路配置的一阻抗的方法，其包括下列步骤：
连续的变更一阻抗可变的电路配置的阻抗，直到其阻抗等于落在一参考阻抗的阻抗的±10％范围内，较佳地是落在±3％范围内，的该参考阻抗的阻抗的一预先决定比例为止，
其中，
该比例不是100％。

16.  根据权利要求15所述的方法，其中，该预先决定比例与100％的差异乃超过15％。

17.  根据权利要求15或16所述的方法，其中，该预先决定比例与100％的差异乃小于35％。

18.  根据权利要求15所述的方法，其中，该预先决定比例与100％的差异为20％。

准动态离晶驱动器校准
技术领域
本发明系相关于一种驱动器系统，一种用于校准一驱动器电路配置之一阻抗的驱动器校准电路配置，以及一种用于校准一驱动器电路配置之一阻抗的方法，特别地是，本发明系可以与一驱动器系统、或与用于一存储系统，特别是一GDDR3存储芯片，之一驱动器电路配置一起应用，特别是，该驱动器系统、或该驱动器电路于一集成半导体电路以及一外接电路之间形成一接口(也就是说，一所谓的离晶驱动器(off-chip driver))之处。
背景技术
离晶驱动器系已知用于实行各式的任务，举例而言，离晶驱动器系被使用于，被生产于一芯片，也就是说，在一集成半导体电路(亦称之为一模块)范围之中，的一信号会在被传输至外接于该芯片之一电路之前先加以放大的时候，因此，产生在该芯片上之该信号的信号功率、或信号位准(level)系可以相符于该外接电路的需求，在不需要让整个集成半导体电路供给如此之一信号功率、或信号位准成为可能的情形下。
同样的，一离晶驱动器系可以被用于终止自一外接电路通像该芯片的线路，也就是说，该等外接线路系会扮演一终止阻抗(terminatingimpedance)，而其阻抗数值则是要确保经由该等线路的该信号曲线尽可能的干净。
由于一离晶驱动系会在一集成半导体电路以及一外接电路之间形成一值得花时间、实际上必须的接口，因此，其系通常会被形成于该芯片，也就是说，该集成半导体电路之部分，之上，而其命名为一离晶驱动器则是表示一离晶驱动器系通常被用以驱动意欲用于外部(该芯片之外)之一信号的事实。
第1图系显示一离晶驱动器之一习知应用架构的示意图式，该图式系显示一集成半导体电路100，其系，举例而言，包括一逻辑电路10，一作为该离晶驱动器的驱动器电路配置20，以及一驱动器校准电路配置40，而类似于此的一集成半导体电路100系通常会被包覆于一密闭包装之中，再者，突出该包装的连接接脚101系被用于为了位在该包装外面的电路提供一电性连接，举例而言，该所举例的集成半导体电路100系具有11个连接接脚101，此些系为功率供给连接接脚V_dd以及接地，信号实行连接接脚S₁-S₈，以及意欲于连接至一参考阻抗Z_ref的连接接脚ZQ，不过，当然，如此的一参考阻抗系亦可以被提供于该包装的范围之中，举例而言，作为该集成半导体电路100的部分。
此系为值得花时间的，举例而言，当该参考阻抗所代表的阻抗系于该集成半导体电路100被设计之时间点时已经为已知。
虽然此并没有明确地显示于图式之中，但是，显而易见地，对本领域技术人员而言，该等连接接脚的每一个都会被连接至该集成半导体电路100上的至少一相对应线路，举例而言，该图式系显示该逻辑电路10与该驱动器电路配置20两者，以及该驱动器校准电路配置30系会被连接至V_dd以及连接至接地。
在所举例说明的集成半导体电路100之中，该逻辑电路10系代表该半导体电路100的核心，在此，资料系会进行，举例而言，处理、储存、或产生，而该数据系会经由连接至该驱动器电路配置20的信号线路11而流进以及流自该逻辑电路10，再者，该驱动器电路配置20系作用为该等所举例之8个信号线路11以及该等8个各自批注为S₁-S_N、并通向该半导体电路100上之相对应连接接脚101之信号线路23之间的一接口，而该等信号线路S₁-S₈系会经由该等连接接脚101而被连接至来自一外接电路40的相对应的信号线路41，而其中，该外接电路40系代表，举例而言，使用该逻辑电路10的一电路，此外，举例而言，该集成半导体电路100与该逻辑电路10一起系可以成为一存储芯片，以及与该外接电路40一起系可以成为计算机主机板。
该驱动电路配置20的操作行为系可以经由该驱动校准电路配置30而受到影响，而其中，该驱动校准电路配置30乃是经由，举例而言，5个信号线路24而被连接至该驱动器电路配置20，置于操作一驱动器校准电路配置的方法以及其对于一离晶驱动器的影响，则将以一笼统的形式而于接下来的文章中加以叙述，也就是说，在不参考图式的情形下。
其系必须要有可能操作具有一特殊以及稳定之驱动器阻抗的高品质离晶驱动器，而此系通常藉由数字补偿演算法而加以达成，其中，该演算法系会数字地变更该离晶驱动器的功率，以使该驱动器功率相符于一所欲数值。
由于集成半导体电路系正常地会在没有有关任何外接电路之信号及/或阻抗需求之任何知识的情形下，而加以设计、制造、以及销售为个别的构件，因此，允许该离晶驱动器在该芯片以及该外接电路在一旦已经被连接至彼此时即可以相符于一外接电路之该信号及/或阻抗需求的机制乃是值得花时间的。
一离晶驱动器之如此的相符系通常会以三个参数作为基础而加以实行，也就是说，以一第一供给电位、一第二供给电位、以及可以被施加于、或连接于在一特殊架构中之该芯片之特殊连接接脚的一参考阻抗作为基础，而该离晶驱动器的该阻抗系会以此些参数作为基础而被变更为适当的。
根据习知技术，该离晶驱动器系可以藉由一(数字)搜寻演算法而加以达成，而在其中，该离晶驱动器的一可变阻抗系会于该两个供给电压之间，经由具有该参考阻抗的一串联电路，而形成一电压驱动器，并且，系会将源自该电压驱动器的一结果输出电压与相等于该两个供应电位之间之中间数值的一内部产生参考电压进行比较，再者，带着足够的正确性，该离晶驱动器的该可变阻抗系会依照该搜寻演算法而加以变更，直到源自该电压驱动器的该输出电压以及该参考电压相等为止，若是该电压驱动器系仅包括藉由该离晶驱动器之该可变阻抗以及该参考阻抗所形成的一串联电路时，则位在该搜寻演算法之末端的该可变阻抗系因此会带着一特殊正确性地相等于该参考阻抗。
然而，该离晶驱动器之如此的相符系已经发现在许多应用中的不利之处，尤其是，作为DDR存储模块(DDR＝″double-data-rate，双倍数据传输率″)以及相对应外接电路的一接口时，而特别地是，已经在此方法中相符的一离晶驱动器系会存在有斜率(slew rate)，以及因此在类似于此之一电路结合中之操作循环，的不受欢迎失真。
相对于该习知技术之此缺点的背景，本发明系以提供一驱动器系统、一用于校准一驱动器电路配置之一阻抗的驱动器校准电路配置、以及具有及/或确保已改善之驱动器行为，特别是相对于先前上述所提及之应用的问题领域，之一用于校准一驱动器电路配置之一阻抗的方法的目的作为基础。
发明内容
根据本发明，该上述所提及之目的系藉由接下来的两个选择其中之一而加以达成：
1)若是一驱动器电路配置之一较佳操作范围的中点系不同于该驱动器电路配置之一供给电压的中点时，则在该较佳操作范围中，较佳的是在该较佳操作范围之该中点处，的一电位系会被用作为用于校准该驱动器电路配置的参考电位，而在此情况中，该参考电位系可以对应于该驱动器电路配置之该供给电压地该中点，虽然此系并非较佳的例子。
2)若是一驱动器电路配置之一较佳操作范围的中点系对应于该驱动器电路配置之一供给电压的中点时，则不同于该供给电压之该中点的一电位系会被用作为用于校准该驱动器电路配置的参考电位，该参考电位系在该较佳操作范围中为较佳。
接下来的文章系叙述为根据本发明之主要项目的示范性实施例，其中，用于一校准程序及/或用于一校准配置之该参考电位系会不同于一待校准驱动器电路配置之该供给电压的该中点，然而，藉由在此专利中所叙述之教示的知识，本领域技术人员即使是执行本发明未详细揭示之实施例也将不会有困难，特别是正如在上述段落1)所提及之不同于该两个供给电压之间之该中点的一电位被使用作为该参考电压之本发明的实施例。
根据本发明，上述所提及之该目的系藉由被使用作为该参考电压的不同于该两个供给电压之间之该中点的一电位而加以达成。
根据本发明，此目的系相同的藉由有关于一参考阻抗而校准一校准电路的一可变阻抗，以使得它们的阻抗在一预先设定比例中不同于彼此而加以达成。
根据本发明的一更进一步实施例，先前所提及之该目的达成系在于，一阻抗可变之电路配置的该阻抗系连续的加以变更，直到在该参考阻抗以及该阻抗可变之电路配置之间之一接合点处的电位会相等于落在一第一以及一第二电位之间之差异的±10％范围内，较佳地是±3％范围内，之一预先决定较佳操作范围的一中点为止，其中，在该预先决定较佳操作范围中的该中点系会不同于该第一以及该第二电位之间的该中点。
根据本发明的一更进一步实施例，上述所提及之该目的之达成系在于，一驱动器部分之一可变阻抗的该阻抗数值系加以设定为使得藉由该可变阻抗且有关于一第一电位以及一第二供给电位而加以决定的一驱动器部分操作点会不同于该第一以及该第二电位的一中点。
根据本发明的该等解决方案，系尤其是基于存在之将不相等的需求置于一离晶驱动器的一拉上分支(pull-up branch)以及一拉下分支(pull-down branch)之上，也就是说，其中，举例而言，在一驱动器电路配置之一拉上分支以及一拉下分支之间的一对称行为系可能是不利的，之应用的发现。
作为处理此问题的一基础解决方案，各式的实施例系建议，该驱动器电路配置的一操作点系应该不同于该等供给电位的该中点，而此解决方案之处理系亦基于驱动器，特别是离晶驱动器，倾向于具有一非线性行为的发现，其中，该驱动器阻抗系相同的在不同的操作范围(也就是说，举例而言，对作用为一驱动器组件之一晶体管的不同汲极/源极电压而言)中不相同，因此，已经在与该驱动器进行操作时之该操作点不相同之一个操作点处校准过的一驱动器并不具有意欲作为该校准之一结果的该阻抗。
作为对于上述问题之一等义的解决方案处理，各式的实施例系建议，一驱动器校准电路的一可变阻抗系加以变更，以使得其阻抗数值会相等于一参考阻抗之该阻抗数值的一预先决定比例，其系不同于100％。
为了本发明的目的，一驱动器部分、或一驱动器电路配置系为具有至少一放大组件的一电路配置，因此，一驱动器部分、或一驱动器电路配置系可以是一反相器的一拉上、或一拉下分支。
根据本发明的一驱动器部分、或是根据本发明的一驱动器电路配置系较佳地与一集成半导体电路整合地形成在一起，较佳地是，作为一离晶驱动器之一DDR存储模块的形式，特别是一GDDR3存储芯片。
一驱动器部分系可以被供给以，以及一驱动器电路配置系被馈送以一第一以及一第二电位，直接以及间接地，经由其它的电路配置。若是，举例而言，一驱动器部分系为在一驱动器电路配置中的一拉上分支时，则该供给、或该馈送系可以经由在该驱动器电路配置中的一拉下分支而加以提供，举例而言，该拉上分支以及该拉下分支系可以形成连接于该第一以及该第二电位之间的一串联电路，当然，熟习此存储之人亦熟习无数的替代架构，以确保一直接、或间接地对一驱动器部分的供给、或对一驱动器电路配置的馈送。
为了本发明的该等目的，该措辞“可变阻抗”系是用于任何阻抗可以以一受控制方式而加以变更的组件，而大量的如此之组件对熟习此存储之人而言系为熟知。一可变阻抗的一特别具有优势的实施例系藉由两个、或多个并联连接的驱动器组件作为代表，其中，每一个驱动器组件系包括串联连接的一晶体管以及一非反应性电阻，而该并联电路的该阻抗系可以藉由打开以及关闭分别的晶体管而以一受控制的方法受到影响。
根据本发明的该监控装置系可以，举例而言，为一可程序化、或硬接线(hard-wired)逻辑电路的形式，而较佳地是，藉由该监控装置所实行的任何监控步骤系会在任何可以内部地、或外部地加以起始之所需的起始程序之后，自动地以及快速地加以实行。
较佳地是，该监控装置以一对应于一搜寻演算法的方式而连续地变更一可变阻抗的该阻抗数值，相较于线性搜寻方法而会显著地缩短搜寻时间，且可以在此于没有任何问题的情形下藉由额定电压的一适当选择而加以使用的一较佳搜寻演算法系加以叙述来自相同的申请人并且标题为“Method and circuit arrangement for step-by-stepadjustment of the driver impedance in integratedsemiconductor circuit chips”之于德国专利申请案DE 10338077.9之中(其系尚未出版)，而其系于2003年8月19日呈送，并且其整个揭露内容系藉由而包含做为参考。
若是在该搜寻演算法时间，藉由该监控装置而加以变更的该可变阻抗系仅为其阻抗数值对一驱动器电路配置之行为没有直接影响的一参考阻抗时，则本发明较佳地是提供该监控装置以利用一相对应的方式将一驱动器电路配置、或是一驱动器部分的该阻抗调整为具有所需阻抗数值之该参考阻抗的该架构，而若是在该搜寻演算法时间，藉由该监控装置而加以变更的该可变阻抗系为一驱动器电路配置的该阻抗时，则在完成该搜寻演算法之后，即不需要该阻抗的任何更进一步调整。在此例子中，该搜寻厌算是系代表该校准程序。
根据本发明，一驱动器部分、或一驱动器电路配置的该操作点系较佳地位在其操作范围的该中点，而该操作范围系可以藉由在来自该驱动器部分、或是来自该驱动器电路配置之该输出信号中的该所需电压范围以及该参考电位而加以定义，再者，若是来自该驱动器电路配置之该输出信号的信号位移系为，举例而言，该供给电压(V_supply)的0.6倍，并且该输出信号之该位准系相关于接地(0V)时，则此系会造成自0V至0.6*V_supply的一操作范围，该较佳的操作点将相对应的是0.3*V_supply。
藉由一外接负载所设定的操作点系会对应于发生在仿真该外接负载之该参考阻抗以及仿真该驱动器阻抗并且具有一可变阻抗之一电路配置之间的一接合点处的该电位，根据本发明的该电路配置，且其系具有一可变阻抗，系较佳地加以设计为其会以一独一无二的方式仿真该驱动器阻抗的行为，若是该阻抗可变之电路配置的该阻抗数值系接着加以变更而使得该所需操作点被设定时，则该驱动器阻抗的正确设定系可以推论自该阻抗可变之电路配置时的架构，以亦可以获得在驱动器模式中的该操作点。
根据本发明，一驱动器系统系亦具有两个、或多个驱动器部分，且其每一个系皆具有至少一可变阻抗，所以，相同的，根据本发明的一驱动器电路系亦具有两个、或多个放大组件，且其每一个系皆具有一预先决定较佳操作点以及至少一可变阻抗，再者，一驱动器校准电路系具有两个、或多个阻抗可变的电路配置，且将于该搜寻演算法期间或之后所实行之该分别的可变阻抗之该阻抗数值的该变化系可以藉由一个或多个监控装置而加以实行，一单一的阻抗可变之电路配置系可以用于校准两个、或多个、或仅一个相关的驱动器电路配置。
由于本发明系使得每一个放大组件之该阻抗数值的个别校准，以及因此该等放大组件于它们的整个分别操作范围期间的已改善线性成为可能，所以，此校准系称之为准动态(pseudodynamic)校准。
正如在前言中所提及的，有关于一参考电压、或对应于该等供给电压之该中点的一操作点的校准系已经在许多应用中被发现有缺点。
在此先前程序的一清楚揭示中，本发明系较佳地提供该分别的操作点，以使得与该等供给电压之该中间数值的差异系为在该等供给电压之间之差异的至少15％，而若是有两个在该等供给电压之该中间数值之上以及之下分别地进行校准的放大组件时，则它们的操作点系会与该等供给电压之间之差异相差至少30％，而其系允诺其操作行为的巨大特性(individuality)。
该校准之该特性的一值得花时间的限制以及在延伸至该等供给电压之间之该中间数值之一操作范围中的该等放大组件的一良好操作行为系已经被发现，其对要让该分别的操作点不同于该等供给电压之该中间数值至少该等供给电压间之该差异的30％而言系为有用。
在一二进元操作架构中，例如，具有一拉上以及拉下分支的一反相器，在每一个例子中，与该等供给电压之该中间数值相差20％的一操作点系已经被发现非常的有利。
而为了避免将过渡地严厉需求放置于该搜寻演算法之上，因此，该操作点系较佳地仅藉由该等供给电压之间之该差异之10％的一正确性而加以决定，然而，在允许如此之复杂度的情形下，该操作点系较佳地藉由该等供给电压之间之该差异之3％的一正确性而加以决定，而其系大略地对应于在上述做为参考之DE 10338077.9中所述的一五阶段双区段搜寻演算法(five-stage bisectional search algorithm)的该正确性。
当然，应该要了解的是，所有该等所陈述的正确性数值以及其它的数字数值仅系作为较佳示范性实施例之用，其它的正确性以及数字数值系亦可以在本发明之范围内，依需要而加以选择，当选择一适当的正确性时，本领域技术人员将会于过渡高正确性之负面效应，举例而言，对该搜寻复杂度，以及高正确性的正面效应，举例而言，对该驱动器电路配置的行为，之间做出一交易，而在一类似的方法中，熟习此存储之人，举例而言，系将会在选择一适当的操作点时，在他的选择的可能正面以及负面电路效应之间做出一交易。
当两个操作点必须为了一驱动器系统、或一驱动器电路配置而加以决定时，该两个操作点系较佳地被置于以相同的量、但是相反的方向远离该等供应电压之该中间数值的位置，以达成该驱动器系统、或该驱动器电路配置的一对称总体行为。
除了经由一所需的操作点进行校准之外，根据本发明之该较具优势的非对称驱动器行为系亦可以利用一类似的方式，并藉由变更一驱动器校准电路配置的一可变阻抗而加以设定，以使得其阻抗数值会相等于一参考阻抗之该阻抗数值的一预先决定比例，且该比例系会不同于100％。
根据本发明的该等特征结合系较佳地加以使用于、或结合使用于DDR存储模块，特别的是结合使用于DDR2、DDR3、以及GDDR3存储模块。
附图说明
本发明以及本发明之具有优势的详细细节将于接下来的文装中，以图式做为参考而进行更详尽的解释，而由于在不脱离本发明之范围的情形下，本领域技术人员将会以本发明所提供之教示作为基础而被提供以众多的设计变化，因此，其系在没有于任何方式中限制本发明于程序中之分别基础想法之意图的情形下，使用示范性实施例，在图式中：
第1图：其系显示一离晶驱动器之一习知应用架构的一示意图式；
第2图：其系显示根据本发明之一第一示范性实施例之一驱动器校准电路配置的一示意图式；以及
第3图：其系显示用于一驱动器电路配置之各式电流/电压特征的一示意图式。
具体实施方式
第2图系示意地举例显示根据本发明之一第一示范性实施例之一驱动器校准电路配置30，与一驱动器电路配置20一起。该图式系显示一驱动器校准电路配置30，其系具有一监控装置31，一可变阻抗32，一参考电压分压器33，一比较器34，以及控制线路36，而该驱动器校准电路配置30系会被连接至一参考阻抗Z_Ref以及连接至该驱动器电路配置20，且该后者的连接系经由具有，举例而言，四个导体的一控制线路24而加以完成，再者，该可变阻抗32系包括两个、或多个可切换阻抗35A-D，且其系可以经由该等控制线路36而加以打开或关闭，且该驱动器电路配置20系具有一拉上(pull-up)分支21以及一拉下(pull-down)分支22，而其分别的阻抗系可以经由该等线路24而受到影响。
与该参考阻抗Z_Ref一起，该可变阻抗32系会于两个预先决定的电位之间形成一电压驱动器，而位在该可变阻抗32以及该参考阻抗Z_Ref之间的一点系会被连接至该比较器34的一个输入端，至于该比较器34的另一个输入端则是会被连接至同样地连接于该两个预先决定之电位之间的该参考电压驱动器33的一个输出端，而该比较器的输出端则是会被反馈至该监控装置31。
在用于校准该驱动器电路配置20的一校准程序期间该监控装置31系会依照一预先决定的搜寻演算法而变更该可变阻抗32的阻抗数值，藉由该等可切换阻抗35A-D经由该等线路36而个别地加以寻址，以及特别地加以打开以及关闭，而透过该搜寻演算法的进展系会动态地加以决定为源自该比较器34之该输出信号的一函数，所以，当被施加于该比较器34之两个输入信号系尽可能良好的相符于彼此时，该搜寻演算法就会结束，因此，就一相当大的范围而言，该参考电压驱动器33系会决定该校准结果，若是该参考电压驱动器33系位在该驱动器电路配置20之该等供给电位之间，以及位在供给由该可变阻抗32以及该参考阻抗Z_Ref所形成之该串联电路的该等电位之间时，则根据本发明，该参考电压驱动器33系将具有除了50∶50之外的一分压率。
在所举例的情况中，该可变阻抗32系会仿真该驱动器电路配置20之该拉上分支21的该阻抗，而相对应的，该监控装置31则会藉由经由该等控制线路24的信号而校准在该驱动器电路配置20中之该拉上分支21的该阻抗数值，以作为该搜寻演算法之末端处之该可变阻抗32之该阻抗数值的一函数，若是该可变阻抗32系实际上为该驱动器电路配置20之该拉上分支21之该阻抗的一1∶1仿真时，则，举例而言，在该可变阻抗之已校准架构以及该驱动器电路配置20之该拉上分支21之将要进行校准的架构之间会具有一1∶1的的关系，不过，当然，在本发明的范围之内系有可能是其它的关系。
该拉下分支系会利用一适当不同的参考电压驱动器，而以一类似的方式而进行校准，一拉下分支可以藉由，举例而言，在DE 10338077.9中，所述之一已校准拉上分支作为基础而进行校准。
第3图系显示一驱动器电路配置在其整个操作范围期间之各式电流/电压特征的一示意图式，其中，由P_FET以及N_FET所标示的该等电压范围系分别代表该驱动器电路配置之一拉上以及拉下分支的该操作范围。
以粗黑形式显示的线C系代表一理想电阻的IV特征，相反的，虚线A则是代表一习知驱动器电路配置的该IV特征，而其拉上以及拉下分支系已经于V_dd/2时完成校准，而在已经于此法中完成校准之一驱动器电路配置之该拉上分支的该操作范围中，由于在此操作范围中该驱动器电路配置之线性的关系，因此，该特征A并没有与该理想行为有明显的差异，不过，在该拉下分支的该操作范围中，已经于此法中完成校准之该驱动器电路配置就会于该理想行为有相当大的差异。
至于较细的线B则是代表根据本发明之一驱动器电路配置，其拉上分支系已于操作点V₁处进行校准，以及其拉下分支则是于操作点V₂处完成校准，的该IV特征，而此特征系于该驱动器电路配置之整个操作范围期间具有一实际上理想的行为，此举例说明了本发明的一优点。
虽然本发明之较佳以及替代实施例已经于此叙述中有详细的揭示以及叙述，不过，显然的，对本领域技术人员而言，其系可以在不脱离本发明之想法、或是保护范围的情形之下，完成相关于本发明之该架构、该操作方法、以及该形式的各式改变，特别地是，应该要注意的，本发明的该等分别特征，包括哪些仅结合本发明之其它特征所揭示者，系可以结合于任何所需的架构之中，除了那些熟悉此技艺之人辨识为显然无意义者之外，再者，单独、或多元使用系仅表示一偏好，并且因此不应该被视为限制，除了明确提及反对之外，该多元者系可以由该单独者所取代，反之亦然。
本发明之较佳特征的总结
1.一种驱动器系统，包括：
一具有至少一可变阻抗的第一驱动器部分，藉由该可变阻抗，该第一驱动器部分的一操作点系会有关于供给该第一驱动器部分的一第一电位以及一第二电位而加以决定，以及
一第一监控装置，其系加以配置以及设计为利用该操作点会不同于该第一以及该第二电位之间的一中点的方式而调整该可变阻抗之一阻抗数值。
2.根据段落1所述的该驱动器系统，系包括：
一第二驱动器部分，其系藉由该第一以及该第二电位而加以供给，并具有至少一可变阻抗，而藉由该可变阻抗，该第二驱动器部分的一操作点系会有关于一第一电位以及一第二电位而加以决定，以及一第二监控装置，其系为了调整该第二驱动器部分之该可变阻抗之一阻抗数值，并使得该第二驱动器部分的该操作点会不同于该第一以及该第二电位之间的一中点而加以配置以及设计。
3.根据段落1所述的该驱动器系统，系包括：
一第二驱动器部分，其系藉由该第一以及该第二电位而加以供给，并具有至少一可变阻抗，而藉由该可变阻抗，该第二驱动器部分的一操作点系会有关于一第一电位以及一第二电位而加以决定，且其中该第一监控装置，其系为了调整该第二驱动器部分之该可变阻抗之一阻抗数值，并使得该第二驱动器部分的该操作点会不同于该第一以及该第二电位之间的一中点而加以配置以及设计。
4.根据前述段落其中之一所述的该驱动器系统，其中，该第一及/或该第二驱动器部分之该操作点与该中点的差异系大于该第一以及该第二电位之间之差异的15％。
5.根据前述段落其中之一所述的该驱动器系统，其中，该第一及/或该第二驱动器部分之该操作点与该中点的差异系小于该第一以及该第二电位之间之差异的35％。
6.根据段落2-6其中之一所述的该驱动器系统，其中，该中点以及该第一驱动部分之该操作点之间的差异系与该中点以及该第二驱动器部分之该操作点之间的差异有相同的大小，但是为相反的方向。
7.根据前述段落其中之一所述的该驱动器系统，其中，该第一及/或第二驱动器部分系会分别形成一离晶驱动器的拉上以及拉下分支。
8.根据前述段落其中之一所述的该驱动器系统，其中，该第一驱动器部分的该操作点系为在该第一驱动器部分中一第一传导型态之一晶体管的一预先决定操作范围中的中点，及/或该第二驱动器部分的该操作点系为在该第二驱动器部分中一第二传导型态之一晶体管的一预先决定操作范围中的中点。
9.根据前述段落其中之一所述的该驱动器系统，系包括：一第一电压分压器，其系具有在该第一以及该第二电位之间的两个串联连接阻抗，其中，该两个阻抗系加以选择而使得处于该两个阻抗之间之一接点处的电位会是在该第一驱动器部分中一第一传导型态之一晶体管的一预先决定操作范围中的该中点，及/或一第二电压分压器，其系具有在该第一以及该第二电位之间的两个串联连接阻抗，其中，该两个阻抗系加以选择而使得处于该两个阻抗之间之一接点处的电位会是在该第二驱动器部分中一第二传导型态之一晶体管的一预先决定操作范围中的该中点。
10.一存储系统，特别是一GDDR3/DDR3存储芯片，系具有如前述段落所述其中之一所述的一驱动器系统。
11.一种用于校准一驱动器电路配置之一阻抗的驱动器校准电路配置，而该驱动器电路配置系被馈送以一第一以及一第二电位，并且，其系具有有关于该第一以及该第二电位的一预先决定较佳操作范围，包括：
一电路配置，其阻抗系为可变，其中，该电路配置系加以配置以及设计以容置一参考阻抗，以及
一监控装置，其系加以配置以及设计，以用于连续的变更该阻抗可变之电路配置的该阻抗，直到在该参考阻抗以及该阻抗为可变之电路配置之间之一接合点处的电位会相等于落在该第一以及该第二电位之间之差异的±10％范围内，较佳地是±3％范围内，之该预先决定较佳操作范围的一中点为止，而其中，
在该预先决定较佳操作范围中的该中点系不同于该第一以及该第二电位之间的该中点。
12.根据段落11所述的该驱动器校准电路配置，其中，该预先决定较佳操作范围的该中点与该第一以及该第二电位之间之该中点的差异系超过该第一以及该第二电位之间之该差异的15％。
13.根据段落11所述的该驱动器校准电路配置，其中，该预先决定较佳操作范围的该中点与该第一以及该第二电位之间之该中点的差异系小于该第一以及该第二电位之间之该差异的35％。
14.根据段落11所述的该驱动器校准电路配置，其中，该预先决定较佳操作范围的该中点与该第一以及该第二电位之间之该中点的差异系为该第一以及该第二电位之间之该差异的20％。
15.根据段落11-14其中之一所述的该驱动器校准电路配置，其中，该阻抗可变之电路配置系会形成该驱动器电路配置的一阻抗。
16.一存储系统，特别是一GDDR3/DDR3存储芯片，系具有如段落11-15其中之一所述的一驱动器电路配置。
17.一种用于校准一驱动器电路配置之一阻抗的方法，而该驱动器电路系被馈送以一第一以及一第二电位，以及，系具有有关于该第一以及该第二电位的一预先决定较佳操作范围，该方法系包括下列步骤：
连续的变更一阻抗可变之电路配置的一阻抗，且其中，该电路配置系加以配置以及设计以容置一参考阻抗，直到在该参考阻抗以及该阻抗可变之电路配置之间之一接合点处的电位会相等于落在该第一以及该第二电位之间之差异的±10％范围内，较佳地是±3％范围内，之该预先决定较佳操作范围的一中点为止，
其中，
在该预先决定较佳操作范围中的该中点系不同于该第一以及该第二电位之间的该中点。
18.根据段落17所述的方法，其中，该预先决定较佳操作范围的该中点与该第一以及该第二电位之间之该中点的差异系超过该第一以及该第二电位之间之该差异的15％。
19.根据段落17或18所述的方法，其中，该预先决定较佳操作范围的该中点与该第一以及该第二电位之间之该中点的差异系小于该第一以及该第二电位之间之该差异的35％。
20.根据段落17所述的方法，其中，该预先决定较佳操作范围的该中点与该第一以及该第二电位之间之该中点的差异系为该第一以及该第二电位之间之该差异的20％。
21.根据段落17-20其中之一所述的方法，其中，该阻抗可变之电路配置系会形成该驱动器电路配置的一阻抗。
22.根据段落17-21其中之一所述的方法，其中，该驱动器电路配置系为一存储系统，特别是一GDDR3/DDR3存储芯片，的部分。
23.一种用于校准一驱动器电路配置之一阻抗的驱动器校准电路配置，包括：
一电路配置，其阻抗系为可变，以及
一监控装置，其系加以配置以及设计，以用于连续的变更该阻抗可变之电路配置的该阻抗，直到其阻抗相等于落在一参考阻抗之阻抗的±10％范围内，较佳地是落在±3％范围内，之该参考阻抗之该阻抗的一预先决定比例为止，而其中，该比例系不会是100％。
24.根据段落23所述的该驱动器校准电路配置，其中，该预先决定比例与100％之差异系超过15％。
25.根据段落23或24所述的该驱动器校准电路配置，其中，该预先决定比例与100％之差异系小于35％。
26.根据段落23所述的该驱动器校准电路配置，其中，该预先决定比例与100％之差异系为20％。
27.根据段落23-26其中之一所述的该驱动器校准电路配置，其中，该阻抗可变之电路配置系会形成该驱动器电路配置的一阻抗。
28.根据段落23-27其中之一所述的该驱动器校准电路配置，其中，该驱动器校准电路配置系加以配置以及设计以连接至作为该参考阻抗的一外接参考阻抗。
29.一存储系统，特别是一GDDR3/DDR3存储芯片，系具有：根据段落23-28其中之一所述的一驱动器电路配置。
30.一种用于校准一驱动器电路配置之一阻抗的方法，系包括下列步骤：
连续的变更一阻抗可变之电路配置的该阻抗，直到其阻抗相等于落在±10％范围内，较佳地是落在±3％范围内，的一参考阻抗之阻抗的一预先决定比例为止，而其中，该比例系不会是100％。
31.根据段落30所述的方法，其中，该预先决定比例与100％之差异系超过15％。
32.根据段落30或31所述的方法，其中，该预先决定比例与100％之差异系小于35％。
33.根据段落30所述的方法，其中，该预先决定比例与100％之差异系为20％。
34.根据段落30-33其中之一所述的方法，其中，该阻抗可变之电路配置系会形成该驱动器电路配置的一阻抗。
35.根据段落30-34其中之一所述的方法，其中，该驱动器校准电路配置系加以配置以及设计以连接至作为该参考阻抗的一外接参考阻抗。
36.根据段落30-34其中之一所述的方法，其中，该驱动器电路配置系为一存储芯片，特别是一GDDR3/DDR3存储芯片，的部分。
37.一种用于校准根据段落11-36其中之一所述之一驱动器电路配置之一阻抗的驱动器校准电路配置、或方法，其中，该阻抗可变之电路配置以及该驱动器电路配置系藉由一单一集成电路配置而加以形成。
38.一种用于校准前述段落其中之一所述之一驱动器电路配置之一阻抗的驱动器系统、存储系统、驱动器校准电路配置、或方法，其中，该驱动器系统、或该驱动器电路配置系为一离晶驱动器。
39.一种驱动器系统，包括：
一第一驱动器部分，其系具有至少一可变阻抗，且藉由该可变阻抗，该第一驱动器部分的一操作点系会有关于供给该第一驱动器部分的一第一电位以及一第二电位而加以决定，以及系具有一操作范围，其乃是有关于该第一以及该第二电位而预先加以决定，并且，其中点系不同于该第一以及该第二电位的中点，以及
一第一监控装置，其系加以配置以及设计，而以该操作点会对应于落在该第一以及该第二电位之间之差异的±10％范围内，较佳地是±3％范围内，之该预先决定操作范围的一预先决定点，较佳地是一中点，的方式来调整该可变阻抗之一阻抗数值。
40.一种用于校准一驱动器电路配置之一阻抗的驱动器校准电路配置，而该驱动器电路配置系被馈送以一第一以及一第二电位，以及系具有一操作范围，其系有关于该第一以及该第二电位而预先加以决定，并且，其中点系不同于该第一以及该第二电位的中点，包括：一电路配置，其阻抗系为可变，其中，该电路配置系加以配置以及设计以容置一参考阻抗，
以及一监控装置，其系加以配置以及设计，以用于连续的变更该阻抗可变之电路配置的该阻抗，直到在该参考阻抗以及该阻抗为可变之电路配置之间之一接合点处的电位会相等于落在该第一以及该第二电位之间之差异的±10％范围内，较佳地是±3％范围内，之该预先决定操作范围的一预先决定点，较佳地是一中点。
41.一种用于校准一驱动器电路配置之一阻抗的方法，而该驱动器电路配置系具有一操作范围，其系有关于一第一以及一第二电位而预先加以决定，并且，其中点系不同于该第一以及该第二电位的中点，该方法系包括下列步骤：
连续的变更一阻抗可变之电路配置的该阻抗，直到该驱动器电路配置之由该阻抗所掌控的一操作点一致于落在该第一以及该第二电位之间之差异的±10％范围内，较佳地是±3％范围内，之该预先决定操作范围的一预先决定点，较佳地是该中点，为止。
参考符号列表
10  Logic circuit  逻辑电路
11  Signa1 lines  信号线路
20  Driver circuit arrangement  驱动电路配置
21  Pull-up branch  拉上分支
22  Pull-down branch  拉下分支
23  Signal lines  信号线路
24  Control line  控制线路
30  Driver calibration circuit arrangement
                    驱动器校准电路配置
31  Monitoring device  监控装置
32  Variable impedance  可变阻抗
33  Reference voltage divider  参考电压分压器
34  Comparator  比较器
35  Switchable impedance 可切换阻抗
36  Control lines  控制线路
40  External circuit arrangement  外接电路配置
41  Signal lines  信号线路
100 Integrated semiconductor circuit集成半导体电路
101 Connecting pin  连接接脚