半导体装置及其制造方法 【技术领域】
本发明涉及一种半导体装置及其制造方法，特别是涉及一种具有MOS晶体管的半导体装置及其制造方法。
背景技术
近年来，为了更加高速化以及高集成化，对包括MOS晶体管在内的LSI，越来越要求将该MOS晶体管细微化。
要想推动MOS晶体管的细微化，不仅需要缩小晶体管的栅长度及栅宽度等各种尺寸，而且还需要实施使源漏扩散层的接合面变浅的浅接合化。另外，为了细微化，还需要在源漏扩散层设置LDD(Lightly DopedDrain)结构(参阅特开平2002-190589号公报)。
另一方面，需要补偿伴随栅长度的缩小化而出现的栅电极的薄膜电阻增大，以及伴随源漏扩散层的缩小化和浅接合化而出现的扩散层的薄膜电阻增大。
为了对付这些电阻的增大，目前大多采用撒里赛德(salicide)工艺，使栅电极上部及源漏扩散层表面成为低电阻的硅化物化。撒里赛德工艺是采用溅射法，在用聚脂硅形成地栅电极上部和源漏扩散层的基板的硅表面部，堆积高熔点金属(例如，Co、Ti、Ni)，再通过其后的热处理，在栅电极上部，使聚脂硅与高熔点金属膜反应，在源漏扩散层表面，使硅与高熔点金属膜反应，形成硅化物层，将其低电阻化。
在包括MOS晶体管在内LSI中，存在着多个电极彼此相邻排列的区域。在这种区域堆积高熔点金属后，由于溅射法的敷层不良，堆积在夹在二个栅电极间的源漏扩散层的表面的金属膜的厚度，就要比堆积在源漏扩散层的位于栅电极队列的一端、只有一侧有栅电极的表面的金属膜的厚度薄。所以，源漏扩散层表面的硅化物层的厚度，也随着是否在二个栅电极之间的不同而不同。
源漏扩散层表面的硅化物层的厚度，有了上述差异后，就会带来如下问题：
在硅化物层厚的部位，不能使源漏扩散层的扩散层深度变浅，所以进行浅接合化后，接合漏电流就会变得非常大，成为导致特性劣化的原因。反之，在硅化物层薄的部位，不能充分降低薄膜电阻，过于薄后，引起断线等的可能性也要变大。
为了减小源漏扩散层表面的硅化物层的厚度的差异，可以降低栅电极的高度。但要一面保持晶体管特性，一面使栅电极高度即聚脂硅膜厚变薄却非常困难。这是因为将聚脂硅膜厚变薄后，在形成源漏电极之际的离子注入时，沿晶粒边界产生沟道效应，使离子被不稳定地注入到栅电极的下面，致使晶体管的源-漏间的漏电流增加的缘故。所以，不能简单地将聚脂硅膜厚变薄。
另外，为了解决上述课题，有人提出了下述方案：在堆积高熔点金属膜时，作为更具有指向性的溅射法采用瞄准溅射。采用瞄准溅射法形成高熔点金属膜时，可以使上述现有技术示例中的薄膜区域和厚膜区域的膜厚差异变小，所以不失为解决课题的一个手段。
可是，只减少薄膜区域和厚膜区域的膜厚差异，已不能满足如今对半导体装置细微化的需要。就是说，当栅长度达到0.15μm以下后，由于栅长度及栅宽度均变小，所以在栅电极上形成硅化物膜就变得困难起来。硅化物形成工艺不充分时，马上会成为断线及成品率降低的主要原因。所以，在今后的细微化工艺中形成硅化物膜时的目标，已成为在栅电极上尽量厚膜化，在源漏扩散层上的硅化物膜则要薄膜化(为了使接合深度变浅)。
【发明内容】
本发明，就是根据这种情况研制的，其目的在于提供源漏扩散层中的硅化物层厚度均匀，而且栅电极上的硅化物层的厚度是无断线之虞的厚度的半导体装置及其制造方法。
本发明的第1半导体装置，是具备具有栅电极的MOS晶体管的半导体装置，在所述栅电极的两侧，分隔配置虚设图案；在所述栅电极的上部，形成第1硅化物层；在位于所述栅电极和所述虚设图案之间的区域，形成第2硅化物层；所述第1硅化物层的厚度，比所述第2硅化物层的厚度厚。
本发明的第2半导体装置，是具备具有多个栅电极的MOS晶体管的半导体装置，在所述栅电极的两侧，分隔配置与该栅电极不同的其它栅电极及虚设图案中的至少一方；在所述栅电极的上部，形成第1硅化物层；在位于所述栅电极和与该栅电极不同的所述其它栅电极及所述虚设图案中的至少一方之间的区域，形成第2硅化物层；所述第1硅化物层的厚度，比所述第2硅化物层的厚度厚。
在某种实施方式中，所述虚设图案，是具有栅电极形状的电极图案的虚设栅电极，而且是不与所述半导体装置中的半导体集成电路电连接的电极。
在某种实施方式中，所述虚设图案，是由绝缘体构成的图案。
在某种实施方式中，所述虚设图案，是具有栅电极形状的电极图案的虚设栅电极，而且是不与所述半导体装置中的半导体集成电路电连接的电极，或者是由绝缘体构成的图案。
在某种适当的实施方式中，所述MOS晶体管，在被元件分离绝缘膜包围的元件区域形成；由所述绝缘体构成的图案，在所述元件分离绝缘膜上形成。
所述第2硅化物层的厚度，最好在所述第1硅化物层的厚度的80％以下。
所述MOS晶体管，在被元件分离绝缘膜包围的元件区域形成；所述第2硅化物层的厚度，最好在设在所述元件区域中的该第2硅化物层最大厚度为TM，最小厚度为Tm时，满足2(TM-Tm)/(TM+Tm)＜0.3。
所述栅电极，在至少表面具有硅层的半导体基板上形成，从所述栅电极的侧壁面到位于该栅电极的近邻的所述其它栅电极或所述虚设图案的侧壁面的距离A，与所述栅电极的高度B，最好具有A≤2B的关系。
在某种适当的实施方式中，所述MOS晶体管，在被元件分离绝缘膜包围的元件区域形成；所述栅电极，由略为平行地延伸的两个部分，和与该两个部分各自的一端连接的连接部分构成；所述连接部分，位于所述元件分离绝缘膜上；从所述元件分离绝缘膜与所述元件区域的境界到所述连接部分的距离C，与所述栅电极的高度B，最好具有C≥2B的关系。
所述MOS晶体管，最好是栅长度在0.15μm以下的晶体管。
所述第1硅化物层及所述第2硅化物层，最好包含从由CoSix、TiSix、NiSix及PtSix组成的物质群中选择的一个，分子式中，0＜x≤2。
本发明的第3半导体装置，是具备具有多个栅电极的MOS晶体管的半导体装置，所述栅电极，在至少表面具有硅层的半导体基板上形成；所述MOS晶体管，是栅长度在0.15μm以下的晶体管，在被元件分离绝缘膜包围的元件区域形成；在所述栅电极的两侧，分隔配置与该栅电极不同的其它栅电极及虚设图案中的至少一方；邻接所述栅电极及所述其它栅电极的侧壁，设置侧墙；在所述栅电极的上部，形成第1硅化物层；在位于所述栅电极和与该栅电极不同的所述其它栅电极及所述虚设图案中的至少一方之间的所述元件区域中的所述半导体基板的表面，形成第2硅化物层；所述第1硅化物层的厚度，比所述第2硅化物层的厚度厚。
在某种实施方式中，所述虚设图案，是具有栅电极形状的电极图案的虚设栅电极，在其侧壁，设置侧墙，而且是不与所述半导体装置中的半导体集成电路电连接的电极。
在某种实施方式中，所述虚设图案，是由绝缘体构成的图案。
在某种实施方式中，所述虚设图案，是具有栅电极形状的电极图案的虚设栅电极，在其侧壁，设置侧墙，而且是不与所述半导体装置中的半导体集成电路电连接的电极，或者是由绝缘体构成的图案。
在某种适当的实施方式中，由所述绝缘体构成的图案，在所述元件分离绝缘膜上形成。
本发明的第1半导体装置的制造方法，包括：在至少表面具有硅层的半导体基板上形成栅绝缘膜，再在其上堆积非晶硅膜或聚脂硅膜的工序；在所述非晶硅膜或聚脂硅膜上布图，形成栅电极，在该栅电极的两侧离间位置，形成与该栅电极不同的其它栅电极和虚设栅电极中的至少一方的电极的工序；向所述半导体基板掺入杂质，形成成为源极和漏极的杂质扩散层的工序；在所述半导体基板和所述栅电极和所述其它栅电极或所述虚设栅电极之上，堆积金属膜，进行热处理，在所述半导体基板上和所述栅电极上和所述其它栅电极及所述虚设栅电极中至少一方的电极上形成硅化物的工序。
最好还包括形成与所述栅电极的侧壁和所述其它栅电极及所述虚设栅电极中至少一方的电极的侧壁分别邻接的侧墙的工序。
本发明的第2半导体装置的制造方法，包括：在至少表面具有硅层的半导体基板上形成栅绝缘膜，再在其上堆积非晶硅膜或聚脂硅膜的工序；在所述非晶硅膜或聚脂硅膜上布图，形成多个整齐排列的栅电极的工序；在所述半导体基板上掺入杂质，形成成为源极及漏极的杂质扩散层的工序A；在所述半导体基板上堆积绝缘层的工序B；在所述整齐排列的栅电极的队列方向的两侧，从该栅电极的离间位置，在所述绝缘层上布图，形成虚设图案的工序C，在所述半导体基板和所述栅电极和所述虚设图案上，堆积金属膜，进行热处理，在所述半导体基板上和所述栅电极上形成硅化物的工序。所述工序A，既可以在所述工序B及所述工序C之前进行，也可以在其后进行。
本发明的第3半导体装置的制造方法，包括：在至少表面具有硅层的半导体基板上，形成元件分离绝缘膜，形成被该元件分离绝缘膜包围的元件区域的工序；在所述半导体基板上，形成栅绝缘膜，再在其上堆积非晶硅膜或聚脂硅膜的工序；在所述非晶硅膜或聚脂硅膜上布图，在所述元件区域上形成栅电极，在所述元件分离绝缘膜上与该栅电极相邻的位置形成虚设栅电极的工序；向所述半导体基板掺入杂质，形成成为源极和漏极的杂质扩散层的工序；在所述半导体基板上堆积绝缘层的工序；在所述元件分离绝缘膜上与该栅电极相邻的位置，在所述绝缘层上布图，形成虚设图案的工序；在所述半导体基板和所述栅电极和所述虚设栅电极和所述虚设图案之上，堆积金属膜，进行热处理，在所述半导体基板上和所述栅电极上和所述虚设栅电极上形成硅化物的工序。
最好还包括形成与所述栅电极的侧壁和所述虚设栅电极的侧壁分别邻接的侧墙的工序。
所述金属膜，最好包含从由Co、Ti、Ni及Pt组成的物质群中选择的一个。
【附图说明】
图1(a)是本发明第1实施方式中的半导体装置的俯视模式图，(b)是X-X’线剖面模式图。
图2是第1实施方式中的半导体装置的制造工序的剖面模式图。
图3是本发明第2实施方式涉中的半导体装置的俯视模式图。
图4(a)是本发明第3实施方式中的半导体装置的俯视模式图，(b)是X-X’线剖面模式图。
图5(a)是本发明第4实施方式中的半导体装置的俯视模式图，(b)是X-X’线剖面模式图。
图6(a)是比较示例的半导体装置的俯视模式图，(b)是X-X’线剖面模式图，(c)是Y-Y’线剖面模式图。
图7(a)是本发明第1实施方式中的半导体集成电路的栅电极部分的俯视模式图，(b)是Z-Z’线剖面模式图。
图8(a)是本发明第5实施方式中的半导体装置的俯视模式图，(b)是A-A线剖面模式图。
图9是第5实施方式车的半导体装置的制造工序的俯视模式图。
图10(a)是本发明第6实施方式中的半导体装置的俯视模式图，(b)是A-A线剖面模式图。
图11是第6实施方式中的半导体装置的俯视模式图。
图12(a)是本发明第7实施方式中的半导体装置的俯视模式图，(b)是A-A线剖面模式图。
图中：1-元件分离绝缘膜；2-栅绝缘膜；3-聚脂硅膜；4-侧墙；5-源漏扩散层；6-第1硅化物层；7-第2硅化物层；8-栅电极；8’-其它栅电极；9-虚设栅电极；10-元件区域(有源区域)；11-高熔点金属膜(金属膜)；20-MOS晶体管；21-平行延伸的栅电极部分；22-连接部分；30-半导体基板；31-虚设图案；A-栅电极间、栅极-虚设栅电极间的距离或栅电极-虚设图案间的距离；B-栅电极高度；C-从元件分离绝缘膜和元件区域的境界到栅电极连接部位的距离。
【具体实施方式】
下面，根据附图，详细讲述本发明的实施方式。
在讲述本发明的实施方式之前，使用图6，对作为比较示例而未采用本发明的半导体装置作一叙述。此外，图6(a)是俯视图，图6(b)是X-X’线音面图，图6(c)是Y-Y’线剖面图。
在图6所示的比较示例的半导体装置中，在用元件分离绝缘膜101包围的元件区域(形成栅电极108及源漏扩散层105的区域)，栅电极108弯曲成字形排列。
在图6中，元件分离绝缘膜101，是旨在将晶体管之间电气性分离的分离绝缘膜。102是晶体管的栅绝缘膜，103是构成栅电极108的聚脂硅膜。栅电极108，也可以用非晶硅膜，取代聚脂硅膜形成。104是在实施LDD(lightly doped drain)注入、扩张(EX)注入、Poket注入等后形成的、由绝缘膜构成的侧墙。105是源漏扩散层，是注入离浓度的离子，并实施热处理后形成的。106是在成为栅电极108的聚脂硅膜上形成的硅化物膜。107a是在源漏扩散层105上形成的硅化物膜，107b也是在源漏扩散层105上形成的硅化物膜。
在栅电极108上及源漏扩散层105上形成的硅化物膜106、107a、107b，是采用溅射法，堆积高熔点金属(例如Co、Ti、Ni或Pt)膜后，进行热处理，使之与基底的聚脂硅膜103及形成源漏扩散层105的硅基板反应后形成的。
一般地说，堆积上述高熔点金属，采用如上所述的溅射法进行。但由溅射法堆积的高熔点膜的敷层不好。所是说，由溅射法堆积的高熔点金属粒子的指向性不好。
所以，在图6所示的半导体装置6中，由于存在具有一定高度的栅电极108，所以在被字形的栅电极108之间包围的扩散层105区域(107a的区域)堆积的高熔点金属膜的膜厚，比横向的没有其它栅电极的扩散层105区域(107b的区域)堆积的高熔点金属膜的膜厚薄。因此，经过高熔点金属膜堆积后的热处理形成的硅化物的膜厚，被字形的栅电极108包围的107a的区域，就比未被栅电极108包围的107b的区域的薄。栅电极108的高度越高，或栅电极108间的距离越窄，这种现象就越显著，硅化物膜107a、107b的厚度差异也就越大。
这样，硅化物膜107a、107b的厚度差异增大后，首先在浅接合化这方面要出问题。就是说，为了提高半导体装置的性能，推动MOS晶体管的细微化，不仅要缩小晶体管的栅长度及栅宽度等各种尺寸，而且要需要使源漏扩散层105的接合面变浅的浅接合化。但在上述的现存技术的半导体装置中，由于107b的区域的硅化物膜厚比较厚，所以不能使107b的区域的扩散层深度变浅。这时，如果硬要将扩散层深度变浅，在将扩散层105浅接合时，接合漏电流就会变得非常大，出现引起特性劣化的问题。
另外，在硅化物膜厚相对薄膜化的区域107a，薄膜电阻的降低不太大，而且薄膜化加大后，出现断线等问题的可能性增大。
进而还如图6(c)所示，在三面均被被栅电极108包围的区域——107a2的部位，即使在被栅电极108的平行部分夹住的107a的区域中，它的硅化物膜厚也比较薄。即硅化物膜厚成为107a3＜107a2＜107a1的状况，硅化物的膜厚区域和薄膜区域的差异越发增大。
为了解决这些问题，如果将用溅射堆积的高熔点金属膜的膜厚变薄，那么，在栅电极108上堆积的高熔点金属膜的膜厚，以及在栅电极108的平行部分之间的源漏扩散层105上的硅化物膜(107a的区域)的膜厚就要变得更薄，减小薄膜电阻就更加困难。特别是在栅电极108上形成的硅化物膜106，由于基底的聚脂硅膜103具有晶粒，以及被高浓度地掺杂，所以难以形成硅化物，出现断线的问题。
特别是在设计控制成为0.15μm以下后，例如目前栅长度已经非常细，达到60～70nm，即使是现有技术的高熔点金属膜，在栅电极108上形成硅化物膜106也已非常困难。硅化物形成工序不完善后，就成为马上断线、降低材料利用率的重要原因。
为了解决上述问题，本专利发明人想到只要消除源漏扩散层105上的硅化物膜107a、107b的厚度差异即可，并对比展开一系列研究，结果想出了在堆积高熔点金属膜之际，使源漏扩散层105的所有部位都成为相同的堆积条件的方法，从而产生了本发明。
下面。参阅附图，讲述采用本发明的实施方式。在以下的图纸中，为了使讲述简洁， 用相同的符号表示实质上具有相同功能的构成要素。此外，本发明并不限于示以下的实施方式。
(第1实施方式)
图1(a)是本发明的第1实施方式中的半导体装置的俯视图，图1(b)是图1(a)的X-X’线剖面图。
本实施方式的半导体装置，是具有在用元件分离绝缘膜1包围的元件区域10(是形成栅电极8及源漏扩散层5的区域，也称作“有源区域”)形成MOS晶体管20的半导体装置，在半导体基板30上，形成2根栅电极8、8’。而且，在栅电极8、8’中的一方的一侧，配置着虚设栅电极9、9。虚设栅电极9、9，配置在元件分离绝缘膜1上。
在本实施方式的半导体装置中，元件分离绝缘膜1，旨在将晶体管之间电气性分离。形成在被该元件分离绝缘膜1包围的元件区域10上构成栅电极8的聚脂硅膜3，以及在元件分离绝缘膜1上构成虚设栅电极9的聚脂硅膜3。在这里，2是晶体管的栅绝缘膜。聚脂硅膜3，在膜的堆积时，也可以是非晶硅膜。在该的聚脂硅膜3上，形成第1硅化物层6。4是实施LDD注入、扩张(EX)注入、Pocket注入等后形成的绝缘膜——侧墙。另外，在元件区域10的未形成栅电极8、8’的部分，存在着注入高浓度的离子后实施热处理而形成的源漏扩散层(杂质扩散层)。进而，在该源漏扩散层5上，形成第2硅化物层7。
在本实施方式的半导体装置中，虚设栅电极9、9是与栅电极8、8’具有相同形状的电极图案，除了有无栅绝缘膜2的差异外，结构也和栅电极8、8’相同。就是说，虚设栅电极9、9是一种不构成半导体集成电路的元件(电极、电阻、电容等)或元件的一部分的虚设图案。半导体集成电路的动作，不随有无该虚设图案而变化。就是说，即使没有虚设图案，半导体集成电路也正常动作。另外，如图7所示，栅电极8、8’通过集极电极40、40，与在层间绝缘膜44上形成的上层布线42、42连接，与半导体装置中的半导体集成电路电连接。不过，虚设栅电极9、9，不与半导体装置中的半导体集成电路电连接，它是为了提高第2硅化物层7的厚度的均匀性而形成的。
在图中左侧的栅电极8的两侧，成为分别分隔配置着其它栅电极8’和虚设栅电极9的结构，右侧的栅电极8’也同样，两侧分别分隔配置着其它栅电极8和虚设栅电极9。由于采用这种配置，所以在源漏扩散层5上形成的第2硅化物层7的厚度就能均匀地形成。就是说，由于将溅射时的环境在源漏扩散层5的任意部位都相同，所以在源漏扩散层5上的所有的地方的高熔点金属膜，实质上都很均匀，而且与栅电极8、8’上的膜厚相比，能用薄膜堆积。
进而，在本实施方式中，相邻的栅电极间的距离，以及栅电极-虚设栅电极间的距离(两电极的侧壁间的距离)，被统一成A值，所以可以使第2硅化物层7的厚度更加均匀。如果设元件区域10中的第2硅化物层7的最大厚度为TM，最小厚度为Tm，该厚度的均匀性，最好能满足下列关系式：2(TM-Tm)/(TM+Tm)＜0.3。该式的值在0.3以上后，在将源漏扩散层5浅接合化之际，接合漏电流就会变得非常大，降低薄膜电阻也十分困难，所以就要引起特性劣化。如果该值小于0.2，那么接合漏电流的离差就相当小，薄膜电阻也能降低，比较适宜；如果小于0.1，则是理想状态，更加适宜。
另一方面，在栅电极8、8’及虚设栅电极9、9上堆积的高熔点金属膜的膜厚，用对应于源漏扩散层5上的高熔点金属膜的膜厚堆积。因为这样能象扩散层5上的那样，不妨碍两肋的堆积。就是说，在采用溅射法进行的高熔点金属膜的形成工序中，由于敷层不良，所以栅电极8、8’及虚设栅电极9、9上的高熔点金属膜的膜厚，厚于源漏扩散层5上形成的高熔点金属膜的膜厚，于是第1硅化物层6就比第2硅化物层7厚。
这样，由于能够将第1硅化物层6的厚度大于第2硅化物层7的厚度，所以栅电极8、8’断线的危性就非常小，两层6、7的厚度比最好是第2硅化物层7的厚度在第1硅化物层6的厚度的80％以下，如果在50％以下，栅电极8、8’断线的危性就更小，所以更好。但由于第2硅化物层7也需要具有一定的厚度，所以不希望在20％以下。
下面，对本发明涉及的半导体装置的制造方法作一叙述。
图2(a)～(e)依次示出半导体装置的各制造工序的剖面图。
图2(a)是表示在半导体基板30上，形成将MOS晶体管元件之间电气性分离的元件绝缘膜1，实施注入临界值电压控制用的杂质等，再在半导体基板30上形成栅绝缘膜2后，堆积聚脂硅膜3的工序结束后的状态。在这里，元素分离绝缘膜1的深度为300nm，栅绝缘膜2的厚度是2.5nm，聚脂硅膜堆积成300nm。
图2(b)示出用图刻蚀术做出栅电极图案，用干蚀刻蚀刻聚脂硅膜3的工序结束后的状态。在该工序中，对栅电极8、8’和虚设栅电极9、9同时布图。特别是将栅电极间及栅电极-虚设栅电极间的距离A，用固定值设定成300nm后进行布图。此外，第1硅化物层6形成后的最终的栅电极8、8’的高度及虚设栅电极9、9的高度B，设定为与栅电极间距离A(＝栅电极-虚设栅电极距离)大致相等。
图2(C)示出实施注入LDD及注入EX、注入Pocket等后，堆积绝缘膜，利用RIE(reactive ion etching)干蚀刻该绝缘膜，形成侧壁的工序，和然后注入源漏杂质，实施激活，形成源漏扩散层5的工序结束后的状态。侧墙4，还与虚设栅电极9、9的侧壁相邻设置。
图2(d)表示作为高熔点金属膜11，用8nm的膜厚堆积Co膜，再在其上采用溅射法以20nm的膜厚堆积防止Co膜氧化的TiN膜后的状态。此外，因为用溅射法堆积了高熔点金属11，所以敷层不好，在栅电极8、8’及虚设栅电极9、9上堆积得厚，在栅电极间以及栅电极-虚拟栅电极间的源漏扩散层5上则比它堆积得薄。在本实施方式中，在TiN膜下堆积的Co的膜厚，在栅电极8、8’上的目标膜厚为8nm，而在源漏扩散层5上的膜厚是其一半，4nm。
图2(e)是表示利用RTA(Rapid Thermal Anneal)法进行450℃、90秒的热处理，然后选择浸润蚀刻，去掉绝缘膜上未反应的Co膜和TiN膜，再实施作为第2热处理的850℃、30秒的热处理工序后的状态。这样，就形成了本实施方式的半导体装置，这时，第1硅化物层的厚度是30nm，第2硅化物层7的厚度是其一半的15nm。另外，第2硅化物层7的厚度的均匀性2(TM-Tm)/(TM+Tm)是0.2。
在本实施方式的半导体装置中，将栅电极间距离及栅电极-虚设栅电极间距离A，设置得与栅电极高度及虚设栅电极高度B大致相等。但该电极间距离A越小、或者电极高度B越大，就能使第1硅化物层6和第2硅化物层7的厚度差异越大。在这里，如果满足关系式A≤2B，就能使第1硅化物层6和第2硅化物层7的厚度差异，成为实用性的大小。
另外，在本实施方式的半导体装置中，栅长度比0.15μm小，设计成0.1μm。这样，即使栅长度变小，在本实施方式的半导体装置中，也能将第1硅化物层6做成足够厚，能够防止断线。
这样，在本实施方式中，关于硅化物层6、7的厚度，可以在栅电极8、8’和源漏扩散层5上，产生约2倍的膜厚差。但栅电极高度高度B越高，或栅电极间距离A(栅电极-虚设栅电极间距离)越短，就能使膜厚差越大，进而在正个栅电极区域将距离A统一时，也能使扩散层5上的硅化物膜厚成为均匀状态。
所以，可以同时实现伴随着细微化而要求的栅电极8、8’上的硅化物膜6的厚膜化(降低薄膜电阻、防止断线)和伴随着源漏扩散层5的浅接合化而要求的硅化物膜7的薄膜化(防止接合漏电流上升)的双重效果。
此外，在本实施方式中，没有将虚设栅电极9和栅电极8电连接。但也可以将二者电连接。
(第2实施方式)
下面，参阅附图，讲述本发明的第2实施方式。本实施方式与第1实施方式的不同之处，仅在于栅电极8的结构不同，所以在此讲述不同的部分。另外，因其结构与图6的比较示例类似，所以还示出与比较示例的对比。
图3示出本发明的第2实施方式中的半导体装置的俯视图。
在图3的半导体装置中，示出和第1实施方式一样，在用元件分离绝缘膜包围的元件区域10上，形成与字形的栅电极8平行排列的2个部分21、22的示例，虚设栅电极9、9也设置在元件分离绝缘膜上。另外，在元件分离绝缘膜上，形成与栅电极8平行排列的2个部分21、22的连接部分22。
本实施方式与图6所示的比较示例的不同之处是：不是在元件区域10上将与栅电极8平行排列的2个部分21、22连接，而是在元件分离绝缘膜上将它们连接。
本实施示例的特征是：将可以改变栅电极8的延伸方向即能将其弯曲的位置，设在距元件区域10和元件分离绝缘膜的境界的距离为C以上的位置。该距离C，与栅电极的高度B具有如下关系：C≥2B。
这样设定栅电极间的弯曲及连接的位置后，就在3个方向上被栅电极8包围，可以将高熔点金属膜堆积得比只有两侧有栅电极或虚设栅电极的区域薄的部位，从元件区域10上离开。所以可以使第2硅化物层的厚度在元件区域10上的所有部位都实质上均匀。
(第3实施方式)
本发明的第3实施方式与第1实施方式不同之点是，栅电极8仅有一根，所以在此讲述该不同点。
如图4所示，本实施方式的半导体装置，在元件区域10上形成一根栅电极8，在其两侧，离间形成虚设栅电极9、9。另外，虚设栅电极9、9在元件分离绝缘膜1上形成。在本实施方式中，虽然在栅电极8的两肋形成虚设栅电极9、9，但本实施方式也和第1实施方式一样，能够获得以均匀的厚度形成第2硅化物层7，以及使第1硅化物层6远比第2硅化物层7厚这样的两个效果。
(第4实施方式)
本发明的第4实施方式与第3实施方式不同之点是：在元件区域10上形成虚设栅电极9、9，所以讲述这个不同点。
如图5所示，本实施方式的半导体装置，在元件区域10形成一根栅电极8，在其两侧离间形成虚设栅电极9、9。另外，虚设栅电极9、9也在元件区域10上形成。
在本实施方式中，在虚设栅电极9、9和元件绝缘膜1间的元件区域10上，也形成硅化物层17。该硅化物层17的厚度，比第2硅化物层7的厚度大。可是该硅化物层17与MOS晶体管20的动作无关，所以与第2硅化物层的厚度不同也不会带来问题。
在本实施方式中，虽然在栅电极8的两肋形成虚设栅电极9、9，但本实施方式也和第1实施方式一样，能够获得以均匀的厚度形成第2硅化物层7，以及使第1硅化物层6远比第2硅化物层7厚这样的两个效果。
(第5实施方式)
本发明的第5实施方式与第1实施方式不同之处是：使用由绝缘体构成的虚设图案，取代虚设栅电极这一点，和设置电阻元件这一点。其它结构都相同，所以讲述这两个不同点。
正如图8所示，本实施方式的半导体装置，在元件区域10上形成2根整齐排列的栅电极8、8’的队列的两侧，设置着虚设图案31、31。这些虚设图案31、31在元件分离绝缘膜1上形成。邻接的栅电极8和虚设图案31之间(或栅电极8’和虚设图案31之间)的距离，与2个栅电极8、8’之间的距离相同，都是A。另外，虚设图案31的高度和栅电极8、8’的高度大致相等。这些高度与2个栅电极8、8’之间距离大致相同。此外，该虚设图案31，是为了使第2硅化物层的厚度均匀和使第1硅化物层的厚度远比第1硅化物层的厚度厚而设置的，毫无半导体集成电路的元件的功能。在元件分离绝缘膜1上，除了虚设图案31之外，还形成电阻元件34。电阻元件34由聚脂硅层构成的电阻部32和侧墙4组成，在其上形成绝缘体33。绝缘体33，是与构成虚设图案31、31的物质相同的物质。绝缘体33最好是氧化硅、氮化硅或氮氧化硅。
下面，参阅图9(a)～(e)，讲述本实施方式的半导体装置的制造方法。
正如图9(a)所示，在半导体基板30上形成元件分离绝缘膜1、栅绝缘膜2和聚脂硅膜3的工序，与第1实施方式相同。
接着，如图9(b)所示，利用图刻蚀术，在聚脂硅膜3上布图，再进行干蚀刻，形成栅电极8、8’和电阻元件34的电阻部32。
然后，如图9(C)所示，在注入LDD及EX，注入Pocket等后，进行堆积绝缘膜，采用RIE对该绝缘膜进行干蚀刻，形成侧墙4的工序，和其后的注入源漏杂质，实施激活，形成源漏扩散层5的工序。侧墙4还与电阻部32的侧壁邻接设置。
再接着如图9(d)所示，采用CVD法或溅射法，在半导体基板30的上方全面形成绝缘层，然后在该绝缘层上布图及蚀剂，形成由绝缘体构成的虚设图案31、31。这时，还在电阻部32和其侧墙4上形成绝缘体33。
下面，如图9(e)所示，作为高熔点金属膜11，在半导体基板30的上方全面形成Co膜。其形成方法及膜厚，与第1实施方式相同。
最后，如图9(f)所示，采用和第1实施方式相同的方法，形成第1及第2硅化物层6、7。此外，硅化物，在硅层和Co膜接触的部位生成，在绝缘层和Co膜接触的部位不生成。硅化物的厚度及均匀性，与第1实施方式相同。
在本实施方式中，也可以同时实现伴随着细微化而要求的、栅电极8、8’上的硅化物膜6的厚膜化(降低薄膜电阻、防止断线)和伴随着源漏扩散层5的浅接合化而要求的硅化物膜7的薄膜化(防止接合漏电流上升)的双重效果。
(第6实施方式)
本发明的第6实施方式涉及的半导体装置，如图10(a)所示，俯视模式图与第5实施方式相同，但制造方法却与第5实施方式不同。所以在此对制造方法进行讲述。
首先，如图11(a)所示，在半导体基板30上形成元件分离绝缘膜1、栅绝缘膜2和聚脂硅膜3的工序，与第5实施方式相同。
接着，如图11(b)所示，利用图刻蚀术，在聚脂硅膜3上布图，再进行干蚀刻，形成栅电极8、8’和电阻元件34的电阻部32的工序，也与第5实施方式相同。
然后，如图11(C)所示，采用CVD法或溅射法，在半导体基板30的上方全面形成绝缘层，然后在该绝缘层上布图及蚀剂，形成由绝缘体构成的虚设图案31、31。该工序与第5实施方式不同。这时，还在电阻部32上形成绝缘体33。另外，同时在栅电极8、8’的聚脂硅膜3、3的两肋，形成侧墙4。与第5实施方式不同，在本实施方式中，在电阻部33的两肋没有形成侧墙4。
再接着如图11(d)所示，注入LDD及EX，注入Pocket等，然后进行注入源漏杂质，实施激活，形成源漏扩散层5的工序。该工序与第5实施方式不同，在形成侧墙的工序之后进行。
下面，如图11(e)所示，作为高熔点金属膜11，在半导体基板30的上方全面形成Co膜。其形成方法及膜厚，与第1实施方式相同。
最后，如图11(f)所示，采用和第1实施方式相同的方法，形成第1及第2硅化物层6、7。硅化物的厚度及均匀性，与第1实施方式相同。
在本实施方式中，也可以同时实现伴随着细微化而要求的、栅电极8、8’上的硅化物膜6的厚膜化(降低薄膜电阻、防止断线)和伴随着源漏扩散层5的浅接合化而要求的硅化物膜7的薄膜化(防止接合漏电流上升)的双重效果。
(第7实施方式)
本发明的第7实施方式涉及的半导体装置，具有在整齐排列的2个栅电极的队列方向的两侧，在与该栅电极离间的位置，分别各配置一个虚设栅电极和图案的结构。就是说，可以看作第1实施方式和第5实施方式的混合方式。
本实施方式涉及的半导体装置，如图12所示，从左侧依次排列着虚设栅电极9、栅电极8、8’、虚设图案31、电阻元件33。虚设栅电极9和栅电极8的距离，以及栅电极8’和虚设图案31的距离，与2个栅电极8，8’之间的距离A大致相等。虚设图案31由绝缘体构成，虚设栅电极9不与半导体集成电路的元件电连接。另外，虚设栅电极9和虚设图案31，在元件分离绝缘膜1上形成，它们的高度，与栅电极8、8’的高度B大致相等。
在本实施方式中，也可以同时实现伴随着细微化而要求的、栅电极8、8’上的硅化物膜6的厚膜化(降低薄膜电阻、防止断线)和伴随着源漏扩散层5的浅接合化而要求的硅化物膜7的薄膜化(防止接合漏电流上升)的双重效果。
本实施方式涉及的半导体装置的制造方法，是将第1实施方式和第5实施方式的制造方法组合而成的，所以不再赘述。此外，也可以采用第6实施方式的制造方法，取代第5实施方式的制造方法。这时，电阻元件34的结构稍有变化。
在至此为止讲述的实施方式中，作为高熔点金属，使用Co；作为硅化物，使用CoSi2。但既可以作为高熔点金属，使用Ti；作为硅化物，使用TiSi2。还可以作为高熔点金属，使用Ni；作为硅化物，使用NiSi。另外，也可以作为高熔点金属，使用Pt；作为硅化物，使用PtSi2。此外，在这些硅化物中，金属与Si的组成，随着热处理的温度而变。但将硅化物用CoSix、TiSix、NiSix或PtSix表示时，只要使0＜x≤2，就能使电阻值变小。
另外，为了形成栅电极，也可以使用非晶硅膜，取代聚脂硅膜。
进而，第7实施方式是将第1实施方式和第5实施方式组合而成，但也可以将第2、3或4实施方式，和第5或6实施方式组合而成。
采用本发明涉及的半导体装置及半导体装置的制造方法后，可以使源漏扩散层上的硅化物膜厚实质上均匀，而且在栅电极上和源漏扩散区上这两者之间，产生硅化物膜厚差。栅电极高度B越高，或栅电极间距离A(栅电极-虚设图案间距离)越短，就能使栅电极上和源漏扩散区上这两者之间的膜厚差越大。
所以可以同时实现伴随着细微化而要求的、栅电极上的硅化物膜的厚膜化(降低薄膜电阻、防止断线)和伴随着源漏扩散层的浅接合化而要求的硅化物膜的薄膜化(防止接合漏电流上升)的双重效果。