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1、10申请公布号CN104201103A43申请公布日20141210CN104201103A21申请号201410474344622申请日20140917H01L21/331200601H01L29/06200601H01L29/36200601H01L29/73920060171申请人中航（重庆）微电子有限公司地址401331重庆市沙坪坝区西永镇西永路367号四楼72发明人吴多武可瑞思74专利代理机构上海申新律师事务所31272代理人吴俊54发明名称沟槽型IGBT的制备方法57摘要本发明公开了一种沟槽型IJBT的制备方法，通过硅衬底中间区域增加掺杂浓度较重的深P型区和N型区，可诱导电子流向N。
2、型区集中，并穿过P型区，通过P型体区最终到达集电极，由于电中性原则，电子的集中增加了电子在N型区外围的浓度，这提高了空穴在N型区外围的浓度，从而提高了该区域的电导调制效应，而空穴则通过P型区扩散至发射极；本发明利用了电荷平衡原则，通过增加在该区域的电场强度，因此使得在相同漂移区厚度下可以获得更大的电压，进而降低厚度和提高电导调制效应，有效降低了器件的导通压降。51INTCL权利要求书1页说明书5页附图7页19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书5页附图7页10申请公布号CN104201103ACN104201103A1/1页21一种沟槽型IGBT器件制备方法，其特征。
3、在于，包括如下步骤步骤S1提供一掺杂的衬底，在所述衬底正面形成有若干间隔开的第一注入区，且相邻的两个所述第一注入区之间形成有一第二注入区，所述第一注入区和所述第二注入区的深度相同且导电类型相反；步骤S2生长一层外延层覆盖在所述衬底的上表面；刻蚀所述外延层，在所述外延层顶部形成若干间隔开的沟槽，每个第二注入区上方都设置有一个沟槽，且沟槽的底部与第二注入区之间预留有一预设距离以将所述沟槽和第二注入区间隔开来；步骤S3在所述沟槽底部和侧壁制备一层栅氧化层，之后再在沟槽内制备IGBT器件的沟槽式栅极。2如权利要求1所述的制备方法，其特征在于，所述第一注入区在垂直方向上位于两相邻沟槽之间。3如权利要求1。
4、所述的制备方法，其特征在于，先形成第一注入区，之后在相邻的两个第一注入区之间形成第二注入区；或先形成第二注入区，之后在相邻的两个第二注入区之间形成第一注入区。4如权利要求1所述的制备方法，其特征在于，采用如下方法形成所述第一注入区和所述第二注入区提供所述衬底，以一图案化的光刻胶为注入掩膜对所述衬底正面进行第一次离子注入，以在所述衬底的正面形成若干间隔开的第一注入区，移除光刻胶；再制备另一图案化的光刻胶以作为注入掩膜对所述衬底正面进行第二次离子注入，以在相邻两个所述第一注入区之间形成一第二注入区。5如权利要求1所述的制备方法，其特征在于，所述第一注入区为P型注入区，所述第二注入区为N型注入区。6。
5、如权利要求1所述的制备方法，其特征在于，所述第一注入区和所述第二注入区的离子掺杂浓度均大于所述衬底的掺杂浓度。7如权利要求1所述的制备方法，其特征在于，所述外延层和所述衬底的离子掺杂浓度相同。8如权利要求7所述的制备方法，其特征在于，所述外延层和所述衬底均为N型掺杂。9如权利要求1所述的制备方法，其特征在于，完成步骤S3后，继续进行如下步骤步骤S4在相邻所述沟槽之间的外延层顶部形成P型体区，并在所述P型体区顶部形成N型有源区，以及在相邻两个沟槽之间的N型有源区和P型体区中形成一体化的P型有源区，且该P型有源区通过外延层上表面予以外露；步骤S5沉积ILD层覆盖在所述外延层上表面并刻蚀形成将P型有。
6、源区和部分N型有源区暴露出的通孔，沉积金属层覆盖在ILD层的上表面并将通孔进行填充以作为发射极，在所述衬底背面形成集电区。10如权利要求9所述的制备方法，其特征在于，对所述衬底的背面进行P型元素注入形成所述集电区，且所述集电区的离子掺杂浓度大于所述衬底的掺杂浓度。权利要求书CN104201103A1/5页3沟槽型IGBT的制备方法技术领域0001本发明涉及功率晶体管领域，具体涉及一种沟槽型IGBT的制备方法。背景技术0002IGBTINSULATEDGATEBIPOLARTRANSISTOR，绝缘栅双极型晶体管，是由BJT双极型三极管和MOS绝缘栅型场效应管组成的复合全控型电压驱动式功率半导体。
7、器件,兼有MOSFET的高输入阻抗和GTRGIANTTRANSISTOR，大功率晶体管的低导通压降两方面的优点。GTR饱和压降低，载流密度大，但驱动电流较大；MOSFET驱动功率很小，开关速度快，但导通压降大，载流密度小。IGBT综合了以上两种器件的优点，驱动功率小而饱和压降低。非常适合应用于直流电压为600V及以上的变流系统如交流电机、变频器、开关电源、照明电路、牵引传动等领域，目前已被广泛用于工业、信息、新能源、医学、交通、军事和航空领域。随着半导体材料和加工工艺的不断进步，IGBT的电流密度、耐压和频率不断得到提升。市场上的IGBT器件的耐压高达6500V，单管芯电流高达200A，频率达。
8、到300KHZ。在高频大功率领域，目前还没有任何一个其它器件可以代替它。0003由于对IGBT器件的需求不断旺盛，IGBT器件技术和IGBT产品的应用都得到了突飞猛进的发展，目前IGBT器件已经从平面型IGBT器件到沟槽型IGBT器件，采用沟槽栅的IGBT器件技术成为了新一代技术的亮点。与常规平面栅极结构不同，沟槽型栅极向基区内部延伸，导电沟道不再是水平而是垂直方向，这种结构特点可以使IGBT基区PIN效应增强，栅极附近过剩载流子浓度增大，从而有效地提高电导调制效应并降低导通压降。同时由于沟道电流是垂直方向，不再存在JEFT效应，使得芯片栅极密度的增大不再受限制，可以大大增强IGBT的导通电流。
9、能力。0004图1所示的为依据现有技术所制备出的一种沟槽型IGBT器件图，包括集电区18，在集电区18上覆盖有外延层10，在外延层10的顶部设置有若干沟槽栅12，且沟槽栅12与外延层10之间设置有一栅氧化层11；相邻沟槽栅12的衬底设置有P型体区13，在P型体区13之上的且位于外延层10上表面以下设置有N型有源区14，在N型有源区14和P型体区13之间设置有P型有源区15；外延层10之上设置有一图案化的ILD层16，位于ILD层16上表面覆盖有集电区17，且该集电区17通过ILD层16的开口连接P型有源区15和N型有源区14。0005照这种方法做出来的IGBT器件，其电场分布平滑，可参照附图3。
10、中301所示的分布图；同时电压为电场的积分，因此需要较厚的N型衬底获得同等耐压，同时由于背面注入的空穴流比较分散，导致空穴浓度低，可参照附图4中401所示的分布图，以上因素都限制了IGBT器件的工作性能。发明内容0006本发明提供了一种沟槽型IGBT器件制备方法，其中，包括如下步骤0007步骤S1提供一掺杂的衬底，在所述衬底正面形成有若干间隔开的第一注入区，说明书CN104201103A2/5页4且相邻的两个所述第一注入区之间形成有一第二注入区，所述第一注入区和所述第二注入区的深度相同且导电类型相反；0008步骤S2生长一层外延层覆盖在所述衬底的上表面；0009刻蚀所述外延层，在所述外延层顶部。
11、形成若干间隔开的沟槽，每个第二注入区上方都设置有一个沟槽，且沟槽的底部与第二注入区之间预留有一预设距离以将所述沟槽和第二注入区间隔开来；0010步骤S3在所述沟槽底部和侧壁制备一层栅氧化层，之后再在沟槽内制备IGBT器件的沟槽式栅极。0011上述的制备方法，其中，所述第一注入区在垂直方向上位于两相邻沟槽之间。0012上述的制备方法，其中，0013先形成第一注入区，之后在相邻的两个第一注入区之间形成第二注入区；或0014先形成第二注入区，之后在相邻的两个第二注入区之间形成第一注入区。0015上述的制备方法，其中，采用如下方法形成所述第一注入区和所述第二注入区0016提供所述衬底，以一图案化的光刻。
12、胶为注入掩膜对所述衬底正面进行第一次离子注入，以在所述衬底的正面形成若干间隔开的第一注入区，移除光刻胶；0017再制备另一图案化的光刻胶以作为注入掩膜对所述衬底正面进行第二次离子注入，以在相邻两个所述第一注入区之间形成一第二注入区。0018上述的制备方法，其中，所述第一注入区为P型注入区，所述第二注入区为N型注入区。0019上述的制备方法，其中，所述第一注入区和所述第二注入区的离子掺杂浓度均大于所述衬底的掺杂浓度。0020上述的制备方法，其中，所述外延层和所述衬底的离子掺杂浓度相同。0021上述的制备方法，其中，所述外延层和所述衬底均为N型掺杂。0022上述的制备方法，其中，完成步骤S3后，继。
13、续进行如下步骤0023步骤S4在相邻所述沟槽之间的外延层顶部形成P型体区，并在所述P型体区顶部形成N型有源区，以及在相邻两个沟槽之间的N型有源区和P型体区中形成一体化的P型有源区，且该P型有源区通过外延层上表面予以外露；0024步骤S5沉积ILD层覆盖在所述外延层上表面并刻蚀形成将P型有源区和部分N型有源区暴露出的通孔，沉积金属层覆盖在ILD层的上表面并将通孔进行填充以作为发射极，在所述衬底背面形成集电区。0025上述的制备方法，其中，对所述衬底的背面进行P型元素注入形成所述集电区，且所述集电区的离子掺杂浓度大于所述衬底的掺杂浓度。0026本发明通过硅衬底中间区域增加掺杂相对较重的P和N深结，。
14、诱导电子流向N深结集中，并穿过N深结区域，最终到达集电区，由于电中性原则，电子的集中增加了电子该N深结外围的浓度，这提高了空穴在N深结外围的浓度，从而提高了该区域的电导调制效应，而空穴则通过P深结扩散至发射极；同时利用了电荷平衡原则，增加在该区域的电场强度，因此使得在相同漂移区厚度下可以获得更大的电压，进而降低厚度和提高电导调制效应，有效降低了器件的导通压降。说明书CN104201103A3/5页5附图说明0027通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。
15、。0028图1为现有技术中制备沟槽型IGBT的流程图；0029图2A至2K为本发明提供的一种制备IGBT器件的流程图；0030图3为本发明制备出的IGBT器件与传统的IGBT器件的电场分布对比图；0031图4为本发明制备出的IGBT器件与传统的IGBT器件的空穴浓度分布对比图。具体实施方式0032在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。0033为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细。
16、的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。0034本发明提供了一种沟槽型IGBT的制备工艺，通过在漂移区中增加掺杂相对较重的P深结和N深结，在降低芯片厚度的同时，还提高了电导调制效应，并有效降低了器件的导通压降。为了实现该技术效果，本发明采用的技术方案如下。0035首先执行步骤S1提供一掺杂的衬底100，在衬底100正面形成有若干间隔开的第一注入区110，且左右相邻的两个第一注入区110之间均形成有一第二注入区120，第一注入区110和第二注入区120的深度相同且导电类型相反。在一作为示范但并不作为局限的实施例中，形。
17、成的第一注入区110和第二注入区120深度一般控制在5UM至20UM之间可视为第一注入区110和第二注入区120在竖直方向上的厚度。作为可选项，第一注入区110为P型注入区，第二注入区120为N型注入区。如图2A至2B所示。0036在一可选的实施例中，首先在衬底100上涂布光刻胶，采用P深结光罩对衬底100正面的部分区域注入P型杂质或称离子、元素，在衬底正面100形成若干间隔开的第一注入区110，去除光刻胶；之后再涂布新的光刻胶，采用N深结光罩对衬底100的正面的部分区域注入N型杂质，在左右相邻的两个第一注入区110之间均形成有一第二注入区120，去除光刻胶。其中，在完成P型和N型杂质的注入后。
18、，均进行一次退火工艺，以将注入的N/P型杂质进行激活。在一可选但并不作为局限的实施例中，任意一第二埋层注入区120与位于该第二埋层注入区120两侧的两个第一埋层注入区110均形成接触。0037在本发明中，采用重掺杂工艺形成上述的第一注入区110和第二注入区120，使得第一注入区110和第二注入区120的离子掺杂浓度均大于衬底100的离子掺杂浓度。同时在实际应用中，形成第一注入区110和第二注入区120的先后顺序并不仅仅局限于上述实施例，例如在其他一些实施例中，亦可先形成第二注入区120，之后再形成第一注入区110，其步骤与上文基本相同，只是顺序有所变动，在此不予赘述。0038执行步骤S2在衬底。
19、100顶部形成第一注入区110和第二注入区120之后，生长说明书CN104201103A4/5页6一层掺杂的外延层100将衬底100的上表面进行覆盖，同时还将第一注入区110和第二注入区120进行覆盖。作为可选项，该外延层100与衬底100的导电类型和离子掺杂浓度均相同，进一步优选的，外延层100与衬底100的导电类型均为N型，两者共同构成的叠层作为IGBT器件的漂移区NDRIFT。如图2C所示。0039形成外延层100后，进行光刻和刻蚀工艺，以在外延层100顶部形成若干间隔开的沟槽200，用以制备IGBT的沟槽式栅极。其中，在衬底100顶部形成的沟槽200在竖直方向上与第二埋层注入区120形。
20、成一对一的重叠，即在每个第二埋层注入区120上方都设置有一个沟槽200。同时沟槽200的底部与第二埋层注入120区间预留有一预设距离以将沟槽200和第二埋层注入区120间隔开来。在一作为示范但并不作为局限的实施例中，第一注入区110和第二注入区120的顶部与沟槽200之间的距离需设置在10UM至20UM之间。0040执行步骤S3在形成沟槽200后，在沟槽200暴露的表面形成一层栅氧化层101，之后填充多晶硅覆盖在衬底100的上表面并将沟槽进行填充，之后进行平坦化处理，移除衬底100上表面的多晶硅，保留沟槽200内的多晶硅作为IGBT器件的沟槽栅102。例如可通过热氧化工艺或沉积工艺在沟槽200。
21、外露的表面和外延层100的上表面形成一层氧化层，之后移除外延层100上表面处的氧化层，将沟槽200表面覆盖的氧化层作为栅氧化层101；之后填充多晶硅覆盖在外延层100的上表面并将沟槽进行填充，进行平坦化处理，移除外延层100上表面的多晶硅，保留沟槽内的多晶硅作为沟槽栅102。如图2D至2E所示。0041执行步骤S4在相邻沟槽200之间的外延层100顶部形成P型体区103，并在P型体区103顶部形成N型有源区104，以及在相邻两个沟槽之间的N型有源区104和P型体区103中形成一体化的P型有源区105。如图2F至2H所示。0042具体的，首先在外延层100正面注入低掺杂的硼，进行退火以在相邻沟槽。
22、200之间外延层100顶部形成P型体区103；之后再采用NP光罩，对P型体区103所在区域的表面进行N型杂质的重掺杂工艺，从而在P型体区103表面形成N型有源区104；之后再采用PP光罩，进行P型杂质的重掺杂工艺，在相邻两个沟槽200之间的N型有源区104和P型体区103中形成一体化的P型有源区105，且该P型有源区105通过外延层100上表面予以外露。0043在一可选但并不作为局限的实施例中，形成的P型有源区105的形状为上宽下窄的台阶状。0044执行步骤S5沉积ILDINTERLAYERDIELECTRICLAYER，层间介质层层106覆盖在外延层100上表面并刻蚀ILD层106，在ILD。
23、层106中形成将P型有源区105和部分N型有源区104暴露出的通孔，之后沉积金属层覆盖在ILD层106的上表面并将通孔进行填充以作为发射极107，然后对衬底100背面进行P型元素的注入以形成集电区108。其中，集电区108的离子掺杂浓度大于衬底100的掺杂浓度。如图2I至2K所示。0045上述步骤完成后，最终形成了图2K所示的结构。在衬底100和外延层100所共同构成的漂移区中形成有若干交替分布的P型第一注入区110和N型第二注入区120，且第一注入区110和第二注入区120的顶部平面和底部平面均共面；在外延层100顶部形成有若干间隔开的沟槽，各沟槽内填充有沟槽栅102，且沟槽栅102与外延层。
24、100之间通过栅氧化层101进行隔离；在相邻沟槽之间的外延层100中形成有P型体区103，且位于P型体区103上表面并靠近沟槽的一侧均形成有N型有源区104；在相邻的两个沟槽之间的N型有说明书CN104201103A5/5页7源区104之间和P型体区之间还形成有一体化的P型有源区105，该P型有源区105的底部位于P型体区103中，顶部则通过外延层100上表面暴露；在外延层100顶部覆盖有ILD层106，该ILD层106中设置有将P型有源区105和部分N型有源区104外露的开口，用于发射极107连接P型有源区105和N型有源区104。0046综上所述，由于本发明采用了如上技术方案，通过在漂移区。
25、内形成深P型和深N型结，相比较传统器件可以提高该区域的电场强度，如图3中的302曲线所示；而电压为电场的积分，由此在保证同等耐压强度的前提下可以降低衬底厚度，同时可诱导MOS结构的电子流集中在N深结区域即第二注入区120，提高了该区域的电子浓度，由于电中性原则，该区域附近的空穴密度大幅提高参照图4中402曲线所示，然后穿过P深结区即第一注入区110，通过P型体区103到达发射极107；因为提高了空穴流的集中程度，所以提高了硅衬底中间区域的电导调制强度，有效降低了器件的导通压降。0047以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结。
26、构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。说明书CN104201103A1/7页8图1图2A图2B说明书附图CN104201103A2/7页9图2C图2D说明书附图CN104201103A3/7页10图2E图2F说明书附图CN104201103A104/7页11图2G图2H说明书附图CN104201103A115/7页12图2I图2J说明书附图CN104201103A126/7页13图2K图3说明书附图CN104201103A137/7页14图4说明书附图CN104201103A14。