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1、10申请公布号CN104217944A43申请公布日20141217CN104217944A21申请号201410468359122申请日20140915H01L21/31120060171申请人上海华力微电子有限公司地址201203上海市浦东新区张江开发区高斯路568号72发明人张文广郑春生74专利代理机构上海思微知识产权代理事务所普通合伙31237代理人王宏婧54发明名称半导体器件的制造方法57摘要本发明揭示了一种半导体器件的制造方法。所述半导体器件的制造方法包括提供半导体衬底，所述半导体衬底包括NMOS区和PMOS区，以及NMOS的栅极和PMOS的栅极；在所述半导体衬底上形成拉应力层；对。
2、所述拉应力层进行原位等离子体处理；通过光刻刻蚀工艺去除PMOS区上的拉应力层；在所述半导体衬底上形成压应力层；对所述压应力层进行原位等离子体处理；通过光刻刻蚀工艺去除NMOS区上的压应力层。本发明在拉应力层和压应力层进行光刻之前，先进行了原位等离子体处理，如此使得拉应力层和压应力层的表面趋向于是氧化硅，降低了光阻被污染的几率，从而提高了光刻性能，防止了光阻残余的形成。51INTCL权利要求书1页说明书4页附图7页19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书4页附图7页10申请公布号CN104217944ACN104217944A1/1页21一种半导体器件的制造方法，包括。
3、提供半导体衬底，所述半导体衬底包括NMOS区和PMOS区，以及NMOS的栅极和PMOS的栅极；在所述半导体衬底上形成拉应力层；对所述拉应力层进行原位等离子体处理；通过光刻刻蚀工艺去除PMOS区上的拉应力层；在所述半导体衬底上形成压应力层；对所述压应力层进行原位等离子体处理；通过光刻刻蚀工艺去除NMOS区上的压应力层。2如权利要求1所述的半导体器件的制造方法，其特征在于，所述原位等离子体处理为采用氧等离子体进行原位处理。3如权利要求2所述的半导体器件的制造方法，其特征在于，所述原位等离子体处理的条件为温度200500，压强001TORR10TORR，通入氧气的流量为10000SCCM20000S。
4、CCM。4如权利要求3所述的半导体器件的制造方法，其特征在于，所述原位等离子体处理持续时间为30S360S。5如权利要求1所述的半导体器件的制造方法，其特征在于，所述拉应力层和压应力层的材料为氮化硅。6如权利要求1所述的半导体器件的制造方法，其特征在于，所述NMOS区和PMOS区由浅沟槽隔离结构相隔离。7如权利要求6所述的半导体器件的制造方法，其特征在于，所述拉应力层和压应力层在浅沟槽隔离结构中央区域相毗邻。权利要求书CN104217944A1/4页3半导体器件的制造方法技术领域0001本发明涉及半导体技术领域，特别是涉及一种半导体器件的制造方法。背景技术0002随着集成电路特征线宽缩小到90。
5、NM以下，人们逐渐引入了高应力氮化硅技术来提高载流子的电迁移率。通过在NMOS/PMOS上面淀积拉应力和压应力氮化硅作为通孔刻蚀停止层CONTACTETCHSTOPLAYER，CESL。尤其是在65NM制程以下，为了同时提高NMOS/PMOS的电迁移率，有时需要同时淀积拉应力和压应力氮化硅于不同的MOS上。0003这种技术称之为双应力层技术DUALSTRESSLAYER，DSL。当采用DSL技术时，需要利用选择性刻蚀技术将位于PMOS上面的拉应力氮化硅、以及NMOS上面的压应力氮化硅去除。0004典型的应用DSL技术的半导体器件的结构如图1所示，包括半导体衬底10，该半导体衬底10包括NMOS。
6、区和PMOS区，以及NMOS的栅极11和PMOS的栅极12，拉应力层13覆盖在所述NMOS的栅极11上，压应力层14覆盖在PMOS的栅极12上。0005但是在生产中发现，容易产生光阻残余等缺陷，最终导致光阻定义出的尺寸不一致而使得工艺达不到要求。如图2所示，例如在对拉应力层13进行刻蚀时，光阻不会被完全去除，会产生光阻残余16，这势必会影响PMOS区拉应力层13的去除，进而影响制得器件的性能。发明内容0006本发明的目的在于，提供一种半导体器件的制造方法，以解决现有技术中在对应力层进行刻蚀时容易出现光阻残余的问题。0007为解决上述技术问题，本发明提供一种半导体器件的制造方法，包括0008提供。
7、半导体衬底，所述半导体衬底包括NMOS区和PMOS区，以及NMOS的栅极和PMOS的栅极；0009在所述半导体衬底上形成拉应力层；0010对所述拉应力层进行原位等离子体处理；0011通过光刻刻蚀工艺去除PMOS区上的拉应力层；0012在所述半导体衬底上形成压应力层；0013对所述压应力层进行原位等离子体处理；0014通过光刻刻蚀工艺去除NMOS区上的压应力层。0015可选的，对于所述的半导体器件的制造方法，所述原位等离子体处理为采用氧等离子体进行原位处理。0016可选的，对于所述的半导体器件的制造方法，所述原位等离子体处理的条件为温度200500，压强001TORR10TORR，通入氧气的流量。
8、为10000SCCM20000SCCM。0017可选的，对于所述的半导体器件的制造方法，所述原位等离子体处理持续时间为说明书CN104217944A2/4页430S360S。0018可选的，对于所述的半导体器件的制造方法，所述拉应力层和压应力层的材料为氮化硅。0019可选的，对于所述的半导体器件的制造方法，所述NMOS区和PMOS区由浅沟槽隔离结构相隔离。0020可选的，对于所述的半导体器件的制造方法，所述拉应力层和压应力层在浅沟槽隔离结构中央区域相毗邻。0021本发明提供的半导体器件的制造方法中，在拉应力层和压应力层进行光刻之前，先进行了原位等离子体处理，如此使得拉应力层和压应力层的表面趋向。
9、于是氧化硅。相比现有技术，通过这一原位等离子体处理，降低了光阻被污染的几率，从而提高了光刻性能，防止了光阻残余的形成。附图说明0022图1为现有技术中典型的应用DSL技术的半导体器件的结构示意图；0023图2为现有技术中的半导体器件产生光阻残余的示意图；0024图3为本发明半导体器件的制造方法的流程图；0025图4图15为本发明实施例中半导体器件在制造过程中的结构示意图。具体实施方式0026下面将结合示意图对本发明的半导体器件的制造方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域。
10、技术人员的广泛知道，而并不作为对本发明的限制。0027为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。0028在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地。
11、辅助说明本发明实施例的目的。0029发明人认为，出现光阻残余是由于应力层中存在着游离的N元素，而光阻对于这游离的N元素比较敏感，容易被N元素污染而导致光阻失效，从而出现曝光效率下降的情况。于是经过大量研究发现，利用原位氧等离子体对应力层氮化硅进行处理，能够使得应力层的上表面趋近于是氧化硅，从而降低了表面游离的N元素，避免了光阻被污染。0030以下列举所述半导体器件的制造方法及半导体生产方法的较优实施例，以清楚说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其他通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。0031请参考图3及图4图15，对本发明实施例半导。
12、体器件的制造方法进行详细说明。说明书CN104217944A3/4页5本方法包括0032步骤S301提供半导体衬底，所述半导体衬底包括NMOS区和PMOS区，以及NMOS的栅极和PMOS的栅极。具体的，请参考图4，提供半导体衬底400，其包括用于形成NMOS器件的NMOS区和PMOS器件的PMOS区，所述NMOS区和PMOS区由浅沟槽隔离结构STI410进行隔离，以及在NMOS区上形成NMOS的栅极401，在PMOS区上形成PMOS的栅极402。0033所述半导体衬底400的材料可以是单晶硅、绝缘体上硅等，例如本实施例采用单晶硅材料，并进行各种阱的形成以及源漏极的形成。栅极401、402可以是。
13、多晶硅栅极，也可以是金属栅极，本实施例采用高K金属栅极。上述半导体衬底400的结构以及形成过程为本领域技术人员所熟悉，故不再进行详述。0034步骤S302在所述半导体衬底上形成拉应力层。请参考图5，拉应力层403覆盖在衬底400上，该拉应力层403的材料优选为氮化硅，可以利用CVD工艺沉积而成。0035接下来进行步骤S303对所述拉应力层进行原位等离子体处理。如图6所示，此为本发明的关键步骤，本实施例采用原位氧等离子体进行处理，通过等离子态的氧与拉应力层403的作用，使得该拉应力层403的上表面趋近于是氧化硅，降低了游离的N元素的含量。0036所述原位氧等离子体处理的条件为温度200500，例。
14、如200、300、450等，压强001TORR10TORR，例如01TORR、1TORR、10TORR等，通入氧气的流量为10000SCCM20000SCCM，例如是10000SCCM、18000SCCM等。优选的，保持上述条件持续30S360S的时间。0037步骤S304通过光刻刻蚀工艺去除PMOS区上的拉应力层。请参考图7和图8，图7示出了在经过处理后的拉应力层403的表面涂敷光阻404。图8则是示出了对光阻404进行曝光显影后将PMOS区上的光阻去除。由图8可知，在PMOS区上的光阻去除干净，没有光阻残余形成。这是由于经过原位氧等离子体的处理后，降低了游离的N元素的含量，防止了游离的N元。
15、素对光阻的污染，避免了光阻失效。那么这在后续去除PMOS区上的拉应力层403时，就变得容易。如图9所示，去除了PMOS区上的拉应力层，仅保留NMOS区上的拉应力层403。0038步骤S305在所述半导体衬底上形成压应力层。如图10所示，所述压应力层405覆盖在PMOS区及PMOS区的栅极402上，并且覆盖在拉应力层403上。所述压应力层405的材料也为氮化硅，通常可以采用CVD工艺沉积形成。0039接下来进行步骤S306对所述压应力层进行原位等离子体处理。如图11所示，此为本发明的关键步骤，本实施例采用原位氧等离子体进行处理，通过等离子态的氧与压应力层405的作用，使得该压应力层405的上表面。
16、趋近于是氧化硅，降低了游离的N元素的含量。0040本步骤中的原位氧等离子体处理的条件可以与步骤S303中的原位氧等离子体处理条件相同。0041步骤S307通过光刻刻蚀工艺去除PMOS区上的拉应力层。请参考图12和图13，图12示出了在经过处理后的压应力层405的表面涂敷光阻406。图13则是示出了对光阻406进行曝光显影后将NMOS区上的光阻去除。由图13可知，在NMOS区上的光阻去除干净，没有光阻残余形成。这是由于经过原位氧等离子体的处理后，降低了游离的N元素的含量，说明书CN104217944A4/4页6防止了游离的N元素对光阻的污染，避免了光阻失效。那么这在后续去除NMOS区上的压应力层。
17、405时，就变得容易。如图14所示，去除了NMOS区上的压应力层，仅保留PMOS区上的压应力层405。0042请继续参考图14，可见所述拉应力层403和压应力层405在浅沟槽隔离结构410中央区域相毗邻，从而保证对NMOS区和PMOS区形成较佳的应力。0043在上述过程中，拉应力层403与压应力层405可以先形成任意一个。0044在NMOS区和PMOS区的应力层分别形成后，如图15所示，继续形成金属前介质层PREMETALDIELECTICS，PMD，以进行后续工艺。0045显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。说明书CN104217944A1/7页7图1图2说明书附图CN104217944A2/7页8图3说明书附图CN104217944A3/7页9图4图5图6说明书附图CN104217944A4/7页10图7图8图9说明书附图CN104217944A105/7页11图10图11说明书附图CN104217944A116/7页12图12图13图14说明书附图CN104217944A127/7页13图15说明书附图CN104217944A13。