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1、10申请公布号CN104201108A43申请公布日20141210CN104201108A21申请号201410428604622申请日20140827H01L21/336200601H01L21/2820060171申请人上海集成电路研发中心有限公司地址201210上海市浦东新区张江高斯路497号72发明人钟旻74专利代理机构上海天辰知识产权代理事务所特殊普通合伙31275代理人吴世华林彦之54发明名称SIGE源/漏区的制造方法57摘要本发明公开了一种SIGE源/漏区的制造方法，采用多次缓冲层、主体层交替SIGE外延生长的方法，形成具有缓冲层和主体层交替层叠的多层结构，有效降低了高GE浓度。
2、SIGE主体层厚度，分摊至每一层主体层中，避免了其厚度超过临界厚度造成的应力驰豫；并且通过进一步提高每一层SIGE主体层的GE含量，使SIGE源漏对沟道的应力增加；本发明的多次外延使SIGE工艺窗口变大，增强了工艺稳定性，从而提升器件性能；本发明能有效提高应力但有不增加工艺难度，工艺稳定可控，成本低廉。51INTCL权利要求书1页说明书6页附图7页19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书6页附图7页10申请公布号CN104201108ACN104201108A1/1页21一种SIGE源/漏区的制造方法，其特征在于，其包括以下步骤步骤S01，提供形成有栅极的N型晶片硅。
3、衬底，并在该硅衬底上刻蚀出将要形成源/漏区的凹槽；步骤S02，在该凹槽中外延生长SIGE缓冲层；步骤S03，在该缓冲层上外延生长SIGE主体层，该主体层中的含GE浓度高于缓冲层；步骤S04，重复至少一次步骤S02至步骤S03，形成具有缓冲层和主体层交替层叠的多层结构；步骤S05，在步骤S04形成的多层结构上外延生长SI盖帽层，形成具有SIGE的PMOS源/漏区。2根据权利要求1所述的SIGE源/漏区的制造方法，其特征在于步骤S04形成的多层结构包括间隔的多层缓冲层和多层主体层，该多层主体层中最上层主体层的厚度不小于其下方的其他主体层和/或含GE浓度不低于其下方的其他主体层。3根据权利要求2所述。
4、的SIGE源/漏区的制造方法，其特征在于该多层主体层中最上层主体层的厚度大于其下方的其他主体层，并且其含GE浓度大于其下方的其他主体层。4根据权利要求2所述的SIGE源/漏区的制造方法，其特征在于该多层缓冲层中最下层缓冲层的厚度不小于其上方的其他缓冲层，并且其含GE浓度不大于其上方的其他缓冲层。5根据权利要求4所述的SIGE源/漏区的制造方法，其特征在于该多层缓冲层中最下层缓冲层的厚度不小于6根据权利要求4所述的SIGE源/漏区的制造方法，其特征在于该缓冲层中的含GE浓度为1025，该主体层中的含GE浓度为2560。7根据权利要求4所述的SIGE源/漏区的制造方法，其特征在于该缓冲层的厚度为S。
5、IGE源/漏区高度的1/101/4，该主体层的厚度为SIGE源/漏区高度的1/81/3，并且所有主体层的厚度总和不小于所有缓冲层的厚度总和。8根据权利要求1至7任一项所述的SIGE源/漏区的制造方法，其特征在于步骤S04中重复次数为14次。9根据权利要求8所述的SIGE源/漏区的制造方法，其特征在于该缓冲层中的掺杂B浓度为011019CM3，该主体层中的掺杂B浓度为1101951021CM3。10根据权利要求8所述的SIGE源/漏区的制造方法，其特征在于步骤S02和步骤S03中外延生长的工艺温度为400750。权利要求书CN104201108A1/6页3SIGE源/漏区的制造方法技术领域000。
6、1本发明涉及半导体集成电路制造工艺技术领域，尤其涉及一种SIGE源/漏区的制造方法。背景技术0002随着半导体集成电路的发展，MOSFET金属氧化物半导体场效应晶体管尺寸的减小，不断地改进了集成电路的速度、性能、密度和功能单位成本。进入90NM工艺时代后，随着集成电路器件尺寸的大幅度减少，源/漏极ELEVATEDSOURCE/DRAIN的结深越来越浅，需要采用选择性外延技术SELECTIVEEPISIGE，缩写SEG以增厚源/漏极来作为后续硅化SILICIDE反应的牺牲层SACRICIALLAYER，从而降低串联电阻。0003而对于65/45NM技术工艺，一种提升PMOS晶体管性能的方法是刻蚀。
7、PMOS源/漏极形成源/漏区凹槽即源/漏区UORSIGMASHAPE，“U”或“”形状，然后在源/漏区S/D凹槽内部外延SIGE层来引入对沟道的压应力COMPRESSIVESTRESS，这种应力使得半导体晶体晶格发生畸变拉伸或压缩，生成沟道区域内的单轴应力UNIAXIALSTRESS，进而影响能带排列和半导体的电荷输送性能，通过控制在最终器件中的应力的大小和分布，提高空穴HOLE的迁移率MOBILITY，从而改善器件的性能。0004嵌入式锗硅源漏技术EMBEDDEDSIGE，缩写ESIGE是一种用来提高PMOS性能的应变硅技术。它是通过在沟道中产生单轴压应力来增加PMOS的空穴迁移率，从而提高。
8、晶体管的电流驱动能力，是45NM及以下技术代高性能工艺中的核心技术。其原理是通过在SI上刻蚀出凹槽作为源/漏区，在凹槽中选择性地外延生长SIGE层，利用SIGE晶格常数与SI不匹配，使沿沟道方向的SI受到压缩产生压应力，从而提高了沟道SI中的空穴迁移率。0005目前主要采用选择性外延SIGESELECTIVEEPISIGE,SEG的方法在PMOS的源/漏区域PSD直接外延SIGE薄膜。图1和图2显示了该现有技术的制造方法，其包括提供形成有栅极205的N型衬底201，所述栅极205具有牺牲层204保护，在栅极205和浅沟道隔离STI202之间的衬底201上刻蚀出将要形成源漏的凹槽203；用SEG。
9、方法外延SIGE薄膜206，形成具有SIGE的PMOS源/漏区。其中，用SEG方法外延SIGE薄膜包括，先外延低GE浓度SIGE缓冲层207SEEDLAYER，然后外延一层高GE浓度的SIGE主体层208BULKLAYER，最后外延一层SI盖帽层209SICAP，如图3所示，最终形成具有SIGE的PMOS源/漏区。0006然而，随着技术节点逐渐变小，希望空穴迁移率进一步提升即对沟道的压应力继续增加。一种方法是将SIGE薄膜中的GE含量提高，使SIGE薄膜对沟道产生的压应力增加。但是，GE含量的提高会使SIGE的临界厚度越来越薄，使SIGE外延工艺的工艺窗口越来越小；而且，较厚的SIGE主体层中。
10、的缺陷会急剧增加，导致应力驰豫，沟道受到的压应力降低，空穴迁移率减小，器件性能变差。另一种方法是采用SIGMA形的源漏凹槽型，缩短沟道长度，使SIGE对沟道应力的影响增强。但是此方法加大了凹槽的刻蚀和SIGE外延工艺的难度，工艺稳定性降低，器件良率下降。说明书CN104201108A2/6页40007因此，亟需提供一种在不增加工艺难度的前提下，能有效提高对沟道应力的SIGE源漏的制备方法。发明内容0008本发明的目的在于弥补上述现有技术的不足，提供一种SIGE源/漏区的制造方法，可以在不增加工艺难度的前提下，能有效提高对沟道应力。0009为实现上述目的，本发明提供一种SIGE源/漏区的制造方法。
11、，其包括以下步骤0010步骤S01，提供形成有栅极的N型晶片硅衬底，并在该硅衬底上刻蚀出将要形成源/漏区的凹槽；0011步骤S02，在该凹槽中外延生长SIGE缓冲层；0012步骤S03，在该缓冲层上外延生长SIGE主体层，该主体层中的含GE浓度高于缓冲层；0013步骤S04，重复至少一次步骤S02至步骤S03，形成具有缓冲层和主体层交替层叠的多层结构；0014步骤S05，在步骤S04形成的多层结构上外延生长SI盖帽层，形成具有SIGE的PMOS源/漏区。0015进一步地，步骤S04形成的多层结构包括间隔的多层缓冲层和多层主体层，该多层主体层中最上层主体层的厚度不小于其下方的其他主体层和/或含G。
12、E浓度不低于其下方的其他主体层。0016进一步地，该多层主体层中最上层主体层的厚度大于其下方的其他主体层，并且其含GE浓度大于其下方的其他主体层。0017进一步地，该多层缓冲层中最下层缓冲层的厚度不小于其上方的其他缓冲层，并且其含GE浓度不大于其上方的其他缓冲层。0018进一步地，该多层缓冲层中最下层缓冲层的厚度不小于0019进一步地，该缓冲层中的含GE浓度为1025，该主体层中的含GE浓度为2560。0020进一步地，该缓冲层的厚度为SIGE源/漏区高度的1/101/4，该主体层的厚度为SIGE源/漏区高度的1/81/3，并且所有主体层的厚度总和不小于所有缓冲层的厚度总和。0021进一步地，。
13、步骤S04中重复次数为14次。0022进一步地，该缓冲层中的掺杂B浓度为011019CM3，该主体层中的掺杂B浓度为1101951021CM3。0023进一步地，步骤S02和步骤S03中外延生长的工艺温度为400750。0024本发明提供的SIGE源/漏区的制造方法，采用多次缓冲层、主体层交替SIGE外延生长的方法，形成具有缓冲层和主体层交替层叠的多层结构，有效降低了高GE浓度SIGE主体层厚度，分摊至每一层主体层中，避免了其厚度超过临界厚度造成的应力驰豫；并且通过进一步提高每一层SIGE主体层的GE含量，使SIGE源漏对沟道的应力增加；本发明的多次外延使SIGE工艺窗口变大，增强了工艺稳定性。
14、，从而提升器件性能；本发明能有效提高应力但有不增加工艺难度，工艺稳定可控，成本低廉。说明书CN104201108A3/6页5附图说明0025为能更清楚理解本发明的目的、特点和优点，以下将结合附图对本发明的较佳实施例进行详细描述，其中0026图1至图3是现有技术中SIGE源/漏区制造方法的示意图；0027图4是本发明第一实施例SIGE源/漏区的制造方法的流程示意图；0028图5A至图5H是本发明第二实施例SIGE源/漏区的制造方法各步骤的器件剖视图；0029图6是现有方法制得SIGE源/漏区的应力仿真示意图；0030图7是本发明第二实施例制得SIGE源/漏区的应力仿真示意图；0031图8是现有方。
15、法制得SIGE源/漏区的横向应力SXX分布图；0032图9是本发明第二实施例制得SIGE源/漏区的横向应力SXX分布图；0033图10是现有方法和本发明第二实施例制得SIGE源/漏区的沟道应力对比图。具体实施方式0034第一实施例0035请参阅图4，本实施例SIGE源/漏区的制造方法包括以下步骤0036步骤S01，提供形成有栅极的N型晶片硅衬底，并在该硅衬底上刻蚀出将要形成源/漏区的凹槽；0037步骤S02，在该凹槽中外延生长SIGE缓冲层；0038步骤S03，在该缓冲层上外延生长SIGE主体层，该主体层中的含GE浓度高于缓冲层；0039步骤S04，重复一次步骤S02至步骤S03，即在步骤S0。
16、3生长的主体层之上再生长一层缓冲层和主体层，形成具有缓冲层和主体层交替层叠的多层结构；0040步骤S05，在步骤S04形成的多层结构上外延生长SI盖帽层，形成具有SIGE的PMOS源/漏区。0041本实施例采用多次缓冲层、主体层交替SIGE外延生长的方法，形成具有缓冲层和主体层交替层叠的多层结构，有效降低了每层高GE浓度SIGE主体层厚度，分摊至每一层主体层中，避免了其厚度超过临界厚度即保持材料热稳定性的最大厚度。当SIGE薄膜小于临界厚度，外延层应力保持，晶体质量完好；当SIGE薄膜厚度超出临界厚度，由于应力过大，会在SIGE外延层中形成大量的位错DISLOCATION，应力被释放，恶化SI。
17、GE单晶的质量造成的应力驰豫；并且通过进一步提高每一层SIGE主体层的GE含量，使SIGE源漏对沟道的应力增加；本发明的多次外延使SIGE工艺窗口变大，增强了工艺稳定性，从而提升器件性能；本发明能有效提高应力但有不增加工艺难度，工艺稳定可控，成本低廉。0042第二实施例0043请参阅图5A至图5H，本实施例SIGE源/漏区的制造方法包括以下步骤0044步骤S01，如图5A所示，提供形成有栅极304的N型晶片硅衬底301，该栅极304具有牺牲层保护，并在栅极304和浅沟道隔离STI302之间的硅衬底301上刻蚀出将要形成源/漏区的凹槽303；其中，凹槽303的深度为0045步骤S02，如图5B所。
18、示，采用低温外延方法，在凹槽303中沉积第一缓冲层SIGE说明书CN104201108A4/6页6薄膜305；其中，第一缓冲层含GE浓度为20，厚度为0046步骤S03，如图5C所示，采用低温外延方法，在第一缓冲层305上沉积第一主体层SIGE薄膜306；其中，第一主体层含GE浓度为50，厚度为B掺杂浓度5E19CM3；0047步骤S04，如图5D所示，采用低温外延方法，在第一主体层306上沉积第二缓冲层307；其中，第二缓冲层含GE浓度为20，厚度为0048步骤S05，如图5E所示，采用低温外延方法，在第二缓冲层307上沉积第二主体层308；其中，第二主体层含GE浓度为50，厚度为B掺杂浓度。
19、5E19CM3；0049步骤S06，如图5F所示，采用低温外延方法，在第二主体层308上沉积第三缓冲层309；其中，第三缓冲层含GE浓度为20，厚度为0050步骤S07，如图5G所示，采用低温外延方法，在第三缓冲层309上沉积第三主体层310；其中，第三主体层含GE浓度为50，厚度为B掺杂浓度5E19CM3；0051步骤S08，在步骤S07形成的多层结构上，采用低温外延方法沉积SI盖帽层薄膜311，形成具有SIGE的PMOS源/漏区，其中，SI盖帽层厚度为B掺杂浓度5E20CM3。0052在本实施例中，步骤S07后形成了包括间隔的多层缓冲层和多层主体层的多层结构，该多层主体层中最上层主体层，即。
20、第三主体层310的厚度较佳地为不小于其下方的第二主体层和第一主体层，其含GE浓度较佳地不低于其下方的第二主体层和第一主体层，这是因为第三主体层最靠近沟道，对沟道的应力贡献最大，最大厚度和/或最高GE浓度的主体层可以最大程度增加对沟道的应力；更佳地，该第三主体层的厚度大于其下方的其他主体层，并且其含GE浓度大于其下方的其他主体层。另一方面，可以进一步提高主体层的含GE量，来增加对沟道的应力，但其厚度必须控制在临界厚度之下。根据实际需要，每层主体层的厚度和GE含量可以进行调节。0053在本实施例中，该多层缓冲层中最下层缓冲层，即第一缓冲层305的厚度较佳地为不小于其上方的第二缓冲层和第三缓冲层，其。
21、含GE浓度较佳地不大于其上方的第二缓冲层和第三缓冲层，以防止B硼的扩散进入沟道影响器件开关特性；更佳地，该第一缓冲层的厚度不小于根据实际需要，每层缓冲层的厚度和GE含量可以进行调节。0054其中，每层缓冲层中的含GE浓度较佳地为1025，每层主体层中的含GE浓度较佳地为2560。每层缓冲层的厚度较佳地为SIGE源/漏区高度的1/101/4，每层主体层的厚度较佳地为SIGE源/漏区高度的1/81/3，可根据实际需要进行调节，并且所有主体层的厚度总和不小于所有缓冲层的厚度总和，以增加主体层对沟道应力的贡献。0055本实施例中，缓冲层和主体层外延生长的重复次数为两次，具体应用中的重复次数可以根据GE。
22、浓度和B掺杂浓度以及源漏深度等因素合理选择。交替重复次数太少，不能有效提高薄膜质量；次数太多，生成效率太低，因此较佳地次数为14次。0056本实施例中，缓冲层不掺杂B，主体层的B掺杂浓度为5E19CM3。SIGE薄膜中的B掺杂浓度的增加能有效降低源漏的寄生电阻，但是B掺杂浓度过大时，容易造成SIGE三维生长造成薄膜缺陷，引发应力驰豫，因此，缓冲层中的掺杂B浓度较佳地为011019CM3，主体层中的掺杂B浓度较佳地为1101951021CM3。0057本实施例中，低温外延生长的工艺温度较佳地为400750，其中，缓冲层的外说明书CN104201108A5/6页7延温度为690，主体层的外延温度为。
23、620，盖帽层的外延温度为620。0058请继续参阅图6至图10，图6是现有方法制得SIGE源/漏区的应力仿真示意图，图7是本发明第二实施例制得SIGE源/漏区的应力仿真示意图，图8是现有方法制得SIGE源/漏区的横向应力SXXSTRESSXX分布图，图9是本发明第二实施例制得SIGE源/漏区的横向应力SXX分布图，图10是现有方法和本发明第二实施例制得SIGE源/漏区的沟道应力对比图。其中，图6至图10是由SYNOPSYS公司的TCAD仿真软件SENTAURUS得到。0059如图6所示，现有方法制得SIGE源漏区包括20GE的SIGE缓冲层SEED、40GE的SIGE主体层BULK，B掺杂浓。
24、度5E19CM3以及SI盖帽层CAP，B掺杂浓度5E20CM3，从图中可见，现有方法制得的较厚主体层对沟道的应力较小；而如图7所示，本实施例制得的多层结构对沟道的应力明显增大。在实际工艺过程中，发现外延较厚的主体层产生缺陷的概率急剧增加，缺陷如位错DISLOCATION等会导致应力驰豫，沟道受到的压应力降低，空穴迁移率减小，器件性能变差；本实施例的主体层由于厚度低于临界厚度，因此缺陷产生概率大大降低，并且可以通过提升主体层的GE含量，使沟道的应力进一步增大，从而提高器件性能。0060如图8和图9所示，采用本实施例多次缓冲层、主体层SIGE外延结构的PMOS在源漏区域压应力相较于现有方法明显增大。
25、。0061如图10所示，采用本实施例的方法，PMOS沟道应力从104109PA提升到125109PA压应力为负数，绝对值越大，压应力越大，可见本发明能有效提升沟道应力。0062第三实施例0063本实施例SIGE源/漏区的制造方法包括以下步骤0064步骤S01，提供形成有栅极的N型晶片硅衬底，该栅极具有牺牲层保护，并在栅极和浅沟道隔离STI之间的硅衬底上刻蚀出将要形成源/漏区的凹槽；其中，凹槽的深度为0065步骤S02，采用低温外延方法，在凹槽中沉积第一缓冲层；其中，第一缓冲层含GE浓度为15，厚度为外延温度为720；0066步骤S03，采用低温外延方法，在第一缓冲层上沉积第一主体层；其中，第一。
26、主体层含GE浓度为35，厚度为B掺杂浓度1E19CM3，外延温度为640；0067步骤S04，采用低温外延方法，在第一主体层上沉积第二缓冲层；其中，第二缓冲层含GE浓度为20，厚度为B掺杂浓度05E19CM3，外延温度为690；0068步骤S05，采用低温外延方法，在第二缓冲层上沉积第二主体层；其中，第二主体层含GE浓度为45，厚度为B掺杂浓度5E19CM3，外延温度为600；0069步骤S06，采用低温外延方法，在第二主体层上沉积第三缓冲层；其中，第三缓冲层含GE浓度为25，厚度为B掺杂浓度05E19CM3，外延温度为670；0070步骤S07，采用低温外延方法，在第三缓冲层上沉积第三主体层。
27、；其中，第三主体层含GE浓度为50，厚度为B掺杂浓度5E19CM3，外延温度为550；0071步骤S08，采用低温外延方法，在第三主体层上沉积第四缓冲层；其中，第四缓冲说明书CN104201108A6/6页8层含GE浓度为30，厚度为B掺杂浓度08E19CM3，外延温度为650；0072步骤S09，采用低温外延方法，在第四缓冲层上沉积第四主体层；其中，第四主体层含GE浓度为55，厚度为B掺杂浓度3E20CM3，外延温度为500；0073步骤S010，在步骤S09形成的多层结构上，采用低温外延方法沉积SI盖帽层，形成具有SIGE的PMOS源/漏区，其中，SI盖帽层厚度为B掺杂浓度1E21CM3。。
28、0074本实施例中，多层主体层中的最上层主体层，即第四主体层具有最大厚度和最高GE含量，可以最大程度增加对沟道的应力；多层缓冲层中的最下层缓冲层，即第一缓冲层具有最大厚度和最低GE含量，以防止B的扩散进入沟道影响器件开关特性。说明书CN104201108A1/7页9图1图2图3说明书附图CN104201108A2/7页10图4图5A说明书附图CN104201108A103/7页11图5B图5C图5D说明书附图CN104201108A114/7页12图5E图5F图5G说明书附图CN104201108A125/7页13图5H图6说明书附图CN104201108A136/7页14图7图8说明书附图CN104201108A147/7页15图9图10说明书附图CN104201108A15。