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1、10申请公布号CN104135282A43申请公布日20141105CN104135282A21申请号201410290349322申请日20140625H03L7/1820060171申请人电子科技大学地址611731四川省成都市高新区（西区）西源大道2006号72发明人宁宁杨畅唐睿曹英帅李靖吴霜毅刘洋于奇74专利代理机构成都虹桥专利事务所普通合伙51124代理人刘世平54发明名称多相时钟发生器实现高分辨率的方法57摘要本发明涉及一种基于延迟锁相环的高分辨率多相时钟发生器，目的是为了解决现有技术中为实现高分辨率的多相时钟而增加电路设计复杂程度及最大分辨率受工艺限制的问题。本发明的多相时钟发生。
2、器实现高分辨率的方法，在传统多相时钟发生器鉴相器工作方法的基础上，调整电荷泵中充电电流大于放电电流，由于低通滤波器对电流的积分，控制电压增大，反馈时钟的延迟时间随之增加，从而使得反馈时钟与参考时钟之间产生相位差，增大放电时间，减小控制电压的变化，锁相环环路经过多次上述负反馈调节后，最终达到锁定状态。通过本发明的方法，锁相环环路在达到锁定状态后可以实现较高的分辨率。本发明适用于基于延迟锁相环的高分辨率多相时钟发生器。51INTCL权利要求书1页说明书3页附图2页19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书3页附图2页10申请公布号CN104135282ACN1041352。
3、82A1/1页21多相时钟发生器实现高分辨率的方法，其特征在于，包括如下步骤鉴相器通过比较参考时钟与反馈时钟之间的相位产生UP或DN信号,UP和DN信号分别控制着电荷泵对低通滤波器充放电的时间；电荷泵根据UP和DN信号对低通滤波器充放电，把鉴相器的输出信号转换成控制电压，在电荷泵中，调整充电电流IUP大于放电电流IDN，由于低通滤波器对电流的积分，控制电压增大，反馈时钟的延迟时间随之增加，从而使得反馈时钟与参考时钟之间产生相位差，增大放电时间，减小控制电压的变化，锁相环环路经过多次上述负反馈调节后，最终达到锁定状态。2如权利要求1所述的多相时钟发生器实现高分辨率的方法，其特征在于，设定多相时钟。
4、发生器初始状态时电压控制延迟线中每个电压控制延迟单元的延迟时间为最小延迟时间TMIN，时钟延迟时间TD满足N1TSTDNTS，其中TMIN满足TS为输入时钟周期，N为电压控制延迟线中电压控制延迟单元的数量。3如权利要求2所述的多相时钟发生器实现高分辨率的方法，其特征在于，环路锁定后，反馈时钟延迟时间TDNTST，即每个电压控制延迟单元的延迟时间为多相时钟发生器实现的分辨率，T为参考时钟上升沿与反馈时钟上升沿的相位误差，其通过公式计算得到，其中TP是UP信号的脉冲宽度，即充电电流IUP的充电时间，IIUPIDN，IUP为电荷泵充电电流，IDN为电荷泵放电电流。权利要求书CN104135282A1。
5、/3页3多相时钟发生器实现高分辨率的方法技术领域0001本发明涉及微电子技术中的锁相环，特别涉及一种基于延迟锁相环DLL的高分辨率多相时钟发生器电路。背景技术0002随着集成电路的性能不断提高，微处理器的主频也在逐渐提高。但是由于印刷电路板技术的限制，主板无法为芯片提供较高速，高精度的时钟信号。因此，在芯片内部，一个稳定的高频时钟产生电路显得尤为重要。高速并行芯片之间的通信系统通常包括一个时钟通道和多个数据通道，其中时钟通道接收外部时钟信号提供给数据通道，已得到精确的采样数据。为了实现芯片间各个信道之间的通信，需要基于延迟锁相环DLL的高分辨率多相时钟发生器。0003延迟锁相环的结构如图1所示。
6、，由参考时钟输入端REF_CLK、鉴相器PD、电荷泵CP、低通滤波器LF及电压控制延迟线VCDL组成，电压控制延迟线VCDL包括反馈时钟输出端FBAK_CLK，参考时钟输入端REF_CLK与鉴相器PD及电压控制延迟线VCDL连接，鉴相器PD与电荷泵CP连接，电荷泵CP通过低通滤波器LF一端连接，并与电压控制延迟线VCDL连接，低通滤波器LF的另一端与地线连接，电压控制延迟线VCDL中的反馈时钟输出端FBAK_CLK与鉴相器PD连接。电荷泵包括对低通滤波器充放电的充电支路与放电支路，其中充放电电流可调，且分别为IUP和IDN，其结构如图2所示。鉴相器通过比较参考时钟与反馈时钟之间的相位产生UP或。
7、DN信号,UP和DN信号分别控制着CP对LF充放电的时间。电荷泵根据UP和DN信号对LF充放电，把鉴相器的输出转换成控制电压VC。VC调控着VCDL中每个电压控制延迟单元的延迟时间，VC增加使电压控制延迟单元的延迟增加；VC减小使电压控制延迟单元的延迟减小。整个DLL环路中的负反馈通过调整VC以减小参考时钟REF_CLK与反馈时钟FBAK_CLK间的相位误差。最终参考时钟REF_CLK与反馈时钟FBAK_CLK的上升沿完全重合，环路锁定。0004电压控制延迟单元的最小延迟时间决定了DLL输出的多相时钟的分辨率。实现高分辨率的传统方法是尽可能减小电压控制延迟单元的最小延迟时间。但此种方法会增加电。
8、路设计的复杂程度，并且分辨率极限受工艺限制。发明内容0005本发明所要解决的技术问题，就是针对现有技术中为实现高分辨率的多相时钟而增加电路设计复杂程度，且多相时钟的最大分辨率受工艺限制的问题，提供实现高分辨率多相时钟的方法，以达到不增加电路设计复杂程度且最大分辨率不受工艺限制。0006本发明解决其技术问题的技术方案是，提供一种多相时钟发生器实现高分辨率的方法，包括如下步骤0007鉴相器通过比较参考时钟与反馈时钟之间的相位产生UP或DN信号,UP和DN信号分别控制着电荷泵对低通滤波器充放电的时间；说明书CN104135282A2/3页40008电荷泵根据UP和DN信号对低通滤波器充放电，把鉴相器。
9、的输出信号转换成控制电压，在电荷泵中，调整充电电流IUP大于放电电流IDN，由于低通滤波器对电流的积分，控制电压增大，反馈时钟的延迟时间随之增加，从而使得反馈时钟与参考时钟之间产生相位差，增大放电时间，减小控制电压的变化，锁相环环路经过多次上述负反馈调节后，最终达到锁定状态。0009具体地，设定多相时钟发生器初始状态时电压控制延迟线中每个电压控制延迟单元的延迟时间为最小延迟时间TMIN，时钟延迟时间TD满足N1TSTDNTS，其中TMIN满足TS为输入时钟周期，N为电压控制延迟线中电压控制延迟单元的数量。0010具体地，环路锁定后，反馈时钟延迟时间TDNTST，即每个电压控制延迟单元的延迟时间。
10、为多相时钟发生器实现的分辨率，T为参考时钟上升沿与反馈时钟上升沿的相位误差，其通过公式00110012计算得到，其中TP是UP信号的脉冲宽度，即充电电流IUP的充电时间，IIUPIDN，IUP为电荷泵充电电流，IDN为电荷泵放电电流。0013在传统结构工作原理中已经说到在锁定时参考时钟将与反馈时钟的上升沿完全重合，因此，设定延迟单元最小延迟时间满足则反馈时钟初始状态时的延迟时间满足N1TSTDNTS，那么在环路锁定时，反馈时钟就会和参考时钟的第N个周期的上升沿对齐，也就是反馈时钟相对于参考时钟延迟N个周期TS就是输入时钟的周期，那么每一个延迟单元延迟1个周期，即TS，这就是设置最小延迟时间的目。
11、的。0014设置充放电电流不等，就会使得反馈时钟相对于参考时钟上升沿产生T的延迟，加上上述的N个周期的延迟，那么反馈时钟相对于参考时钟的延迟为TDNTST，因为有N个延迟单元，那么每一个延迟单元的延迟就是又于是就有分辨率为0015本发明的有益效果是，在不增加电路设计复杂程度的前提下，实现了高分辨率的多相时钟，并且多相时钟的最大分辨率不受工艺的限制。对于目前使用比较普遍的45NM标准CMOS工艺，延迟单元的最小延迟时间为10PS，则传统方法实现的多相时钟最大分辨率只能达到10PS，而采用本发明的方法实现的多相时钟，最大分辨率可以做到5PS以下。附图说明0016图1为现有技术的延迟锁相环的结构图；。
12、0017图2为现有技术的电荷泵中充电支路及放电支路结构示意图；0018图3为实施例中的参考时钟与反馈时钟初始状态的时序图；0019图4为实施例的参考时钟与输出4相时钟锁定状态的时序图。具体实施方式说明书CN104135282A3/3页50020下面结合附图及实施例对本发明的技术方案作进一步描述。0021本发明针对现有技术中,为实现高分辨率的多相时钟，而增加电路设计复杂程度，且多相时钟的最大分辨率受工艺限制的问题，提供多相时钟发生器实现高分辨率的方法。具体实现过程如下鉴相器通过比较参考时钟与反馈时钟之间的相位产生UP或DN信号,UP和DN信号分别控制着电荷泵对低通滤波器充放电的时间；电荷泵根据U。
13、P和DN信号对低通滤波器充放电，把鉴相器的输出信号转换成控制电压，在电荷泵中，调整充电电流IUP大于放电电流IDN，由于低通滤波器对电流的积分，控制电压增大，反馈时钟的延迟时间随之增加，从而使得反馈时钟与参考时钟之间产生相位差，增大放电时间，减小控制电压的变化，锁相环环路经过多次上述负反馈调节后，最终达到锁定状态。0022实施例0023本例实现高分辨率4相时钟发生器，其电压控制延迟线VCDL是由4个相同的电压控制延迟单元组成，输入400MHZ参考时钟，即参考时钟周期TS25NS，每个延迟单元的最小延迟时间TMIN满足1875NSTMIN25NS，整个VCDL的反馈时钟延迟时间TD满足75NST。
14、D10NS。初始状态时，电压控制延迟线中每个电压控制延迟单元的延迟时间为最小延迟时间，设置为TMIN2NS，即反馈时钟延迟时间TD8NS。参考时钟REF_CLK与反馈时钟FBAK_CLK的初始状态时序图如图3所示。设置电荷泵中充电电流IUP11UA；放电电流IDN10UA；UP信号的脉冲宽度TP200PS,则由公式可得当DLL环路锁定时，反馈时钟上升沿超前参考时钟第4个周期上升沿T20PS，每个电压控制延迟单元延迟25NS5PS的时间。高分辨率4相时钟发生器实现5PS的分辨率。参考时钟REF_CLK与输出的4相时钟在锁定状态时的仿真图如图4所示。说明书CN104135282A1/2页6图1图2说明书附图CN104135282A2/2页7图3图4说明书附图CN104135282A。