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1、10申请公布号CN104183550A43申请公布日20141203CN104183550A21申请号201410427407222申请日20140827H01L21/8238200601H01L21/318200601H01L21/316200601H01L21/310520060171申请人上海华力微电子有限公司地址201210上海市浦东新区张江高科技园区高斯路568号72发明人雷通74专利代理机构上海天辰知识产权代理事务所特殊普通合伙31275代理人吴世华林彦之54发明名称一种选择性张应力接触孔刻蚀停止层的制作方法57摘要本发明公开了一种选择性张应力接触孔刻蚀停止层的制作方法，通过在MO。
2、S器件作为接触孔刻蚀停止层的高张应力氮化硅层上，以由氮化硅层和氧化硅层交替组成的多层叠层作为PMOS区域的紫外光阻挡层，对PMOS、NMOS区域的高张应力氮化硅层进行选择性的紫外光固化处理，得到在PMOS区域上覆盖张应力相对较低的高张应力氮化硅层，而在NMOS区域上覆盖张应力相对较高的高张应力氮化硅层，实现在PMOS、NMOS区域具有选择性的不同高张应力的氮化硅接触孔刻蚀停止层，既避免了单步高张应力氮化硅沉积对PMOS器件空穴迁移率的消极影响，又避免了两步氮化硅沉积形成双接触孔刻蚀停止层工艺的复杂性，实现用较低的成本提升了器件的电性能。51INTCL权利要求书1页说明书7页附图7页19中华人民。
3、共和国国家知识产权局12发明专利申请权利要求书1页说明书7页附图7页10申请公布号CN104183550ACN104183550A1/1页21一种选择性张应力接触孔刻蚀停止层的制作方法，其特征在于，包括以下步骤步骤一提供一MOS器件，在所述MOS器件上沉积一层高张应力氮化硅层作为接触孔刻蚀停止层；步骤二在所述高张应力氮化硅层上沉积一层ILD氧化硅层并平坦化，作为所述高张应力氮化硅层的保护层；步骤三在所述ILD氧化硅层上依次交替沉积氮化硅层、氧化硅层，形成由所述氮化硅层和所述氧化硅层组成的多层叠层，作为紫外光阻挡层；步骤四将所述MOS器件NMOS区域的所述叠层去除；步骤五对所述高张应力氮化硅层进。
4、行紫外光固化处理；步骤六将所述MOS器件PMOS区域的所述叠层去除，然后，去除所述ILD氧化硅层，以在所述MOS器件上形成具有选择性张应力的高张应力氮化硅接触孔刻蚀停止层。2根据权利要求1所述的选择性张应力接触孔刻蚀停止层的制作方法，其特征在于，步骤二中，先采用高密度等离子体工艺或高深宽比填充工艺沉积所述ILD氧化硅层，并将所述MOS器件的沟槽区域填满，然后，再采用PECVD工艺继续沉积所述ILD氧化硅层，最后，再采用化学机械研磨的方式对所述ILD氧化硅层进行平坦化。3根据权利要求1或2所述的选择性张应力接触孔刻蚀停止层的制作方法，其特征在于，步骤二中，所述ILD氧化硅层的沉积厚度为50001。
5、0000A。4根据权利要求1所述的选择性张应力接触孔刻蚀停止层的制作方法，其特征在于，步骤三中，所述叠层中的所述氮化硅层或所述氧化硅层的层数为210层。5根据权利要求4所述的选择性张应力接触孔刻蚀停止层的制作方法，其特征在于，步骤三中，所述叠层中的每层所述氮化硅层或所述氧化硅层的厚度为50100A。6根据权利要求1、4或5所述的选择性张应力接触孔刻蚀停止层的制作方法，其特征在于，步骤三中，所述叠层的总厚度不大于1000A。7根据权利要求1所述的选择性张应力接触孔刻蚀停止层的制作方法，其特征在于，步骤四中，采用光刻工艺，用光刻胶覆盖所述MOS器件的PMOS区域，然后，采用干法刻蚀工艺去除所述MO。
6、S器件NMOS区域的所述叠层。8根据权利要求1所述的选择性张应力接触孔刻蚀停止层的制作方法，其特征在于，步骤五中，采用波长为190380NM的紫外光对所述高张应力氮化硅层进行紫外光固化处理，处理时间为1001000秒。9根据权利要求1所述的选择性张应力接触孔刻蚀停止层的制作方法，其特征在于，步骤六中，采用化学机械研磨的方式去除所述MOS器件PMOS区域的所述叠层。10根据权利要求1所述的选择性张应力接触孔刻蚀停止层的制作方法，其特征在于，步骤六中，采用SICONI工艺去除所述ILD氧化硅层。权利要求书CN104183550A1/7页3一种选择性张应力接触孔刻蚀停止层的制作方法技术领域0001本。
7、发明涉及半导体集成电路制造技术领域，更具体地，涉及一种基于应变硅技术的通过高应力氮化硅改善器件性能的选择性张应力接触孔刻蚀停止层的制作方法。背景技术0002随着CMOS集成电路制造工艺的发展以及关键尺寸的缩小，很多新的方法被运用到器件制造工艺中，用以改善器件性能。其中，高应力氮化硅薄膜由于能够有效提高MOS管载流子迁移率，进而提高器件运行速度，因此被引入到集成电路制造工艺中。PMOS沟道方向上的压应力能提高PMOS器件中空穴迁移率，而NMOS沟道方向上的张应力能提高NMOS器件中电子迁移率。0003请参阅图1，图1是现有的在MOS器件上形成高应力氮化硅薄膜接触孔刻蚀停止层的器件结构示意图。如图。
8、所示，在MOS器件1上形成有高应力氮化硅薄膜2作为接触孔刻蚀停止层。从器件的性能上讲，PMOS器件上需要压应力高的氮化硅接触孔刻蚀停止层，而NMOS器件上需要张应力高的氮化硅接触孔刻蚀停止层。这就要求应用DUALCESL工艺双接触孔刻蚀停止层工艺。0004传统的DUALCESL工艺需要进行两步氮化硅沉积，其主要流程为高张应力氮化硅沉积包括紫外光固化工艺氧化硅掩膜层沉积光刻去除PMOS区域的高张应力氮化硅层高压应力氮化硅沉积光刻去除NMOS区域的高压应力氮化硅层。由于在传统的DUALCESL工艺中需要进行两步光刻，以去除PMOS区域的高张应力氮化硅和NMOS区域的高压应力氮化硅，因此，该工艺极大。
9、地增加了工艺成本以及工艺复杂性。所以，目前广泛采用的还是SINGLECESL工艺，即采用单步氮化硅沉积工艺形成CESL层接触孔刻蚀停止层。一般而言，由于NMOS器件中的电子迁移率指标显得更关键，所以，一般的SINGLECESL工艺就是在PMOS区域和NMOS区域同时采用高张应力氮化硅形成接触孔刻蚀停止层。0005高张应力氮化硅薄膜HIGHTENSILESTRESSSIN是在PECVD等离子体增强化学气相沉积系统中沉积得到的，反应物为硅烷SIH4和氨气NH3，需要利用射频激发等离子体维持反应的进行。由于这种方法形成的氮化硅薄膜中含有大量的H氢原子，其结构疏松，以致应力达不到要求，只有约07GPA。
10、。所以，接下来还需要对薄膜进行UVCURE紫外光固化，利用紫外光破坏薄膜中的氢键，使氢原子形成氢气析出，而留下的悬挂键SI与N能形成SIN键。这样，氮化硅薄膜的空间网络结构发生变化，从而可形成应力满足要求的高张应力氮化硅薄膜。目前，通过PECVD沉积得到的张应力氮化硅薄膜的应力极限为17GPA左右经紫外光固化之后，能够显著提高NMOS的性能。所以，通常以这种氮化硅薄膜作为接触孔刻蚀阻挡层，其厚度一般为300600A。0006但是，采用SINGLECESL工艺在PMOS区域和NMOS区域同时形成了紫外光固化后具有极限应力的高张应力氮化硅接触孔刻蚀停止层，而具有极限应力的高张应力氮化硅的存在对PM。
11、OS器件的电性能是有不利影响的，故SINGLECESL工艺毕竟是以牺牲PMOS器件中的空穴迁移率为代价的一种折中方法。因此，如何避免单步高张应力氮化硅沉积对PMOS说明书CN104183550A2/7页4器件的消极影响，以及避免两步氮化硅沉积形成双接触孔刻蚀停止层工艺的复杂性，成为当前业界的一个重要课题。发明内容0007本发明的目的在于克服现有技术存在的上述缺陷，提供一种选择性张应力接触孔刻蚀停止层的制作方法，通过在MOS器件上沉积高张应力氮化硅层作为接触孔刻蚀停止层、沉积ILD氧化硅层作为高张应力氮化硅层的保护层，并以由氮化硅层和氧化硅层交替组成的多层叠层作为MOS器件PMOS区域的紫外光阻。
12、挡层，对MOS器件PMOS、NMOS区域的高张应力氮化硅层进行选择性的紫外光固化处理，实现在PMOS、NMOS区域具有选择性张应力的高张应力氮化硅双接触孔刻蚀停止层，从而既可避免单步高张应力氮化硅沉积对PMOS器件空穴迁移率的消极影响，又可避免两步氮化硅沉积形成双接触孔刻蚀停止层工艺的复杂性。0008为实现上述目的，本发明的技术方案如下0009一种选择性张应力接触孔刻蚀停止层的制作方法，包括以下步骤0010步骤一提供一MOS器件，在所述MOS器件上沉积一层高张应力氮化硅层作为接触孔刻蚀停止层；0011步骤二在所述高张应力氮化硅层上沉积一层ILD氧化硅层并平坦化，作为所述高张应力氮化硅层的保护层。
13、；0012步骤三在所述ILD氧化硅层上依次交替沉积氮化硅层、氧化硅层，形成由所述氮化硅层和所述氧化硅层组成的多层叠层，作为紫外光阻挡层；0013步骤四将所述MOS器件NMOS区域的所述叠层去除；0014步骤五对所述高张应力氮化硅层进行紫外光固化处理；0015步骤六将所述MOS器件PMOS区域的所述叠层去除，然后，去除所述ILD氧化硅层，以在所述MOS器件上形成具有选择性张应力的高张应力氮化硅接触孔刻蚀停止层。0016在上述技术方案中，由于PMOS区域在紫外光固化的过程中依然保留着由氮化硅层和氧化硅层交替组成的多层叠层，而此多层叠层可通过具有不同折射率的空气、氮化硅层和氧化硅层的介质界面，对紫外。
14、光进行反射，使紫外光在通过多层叠层、ILD层间介质氧化硅层到达下面的高张应力氮化硅层的过程中光强逐步衰减。氮化硅层和氧化硅层交替沉积的重复次数重叠层数，决定了最终到达高张应力氮化硅层的紫外光的强度。所以，在经过紫外光固化后，PMOS区域的高张应力氮化硅层的张应力的提高程度将受到明显影响。这种相对较低的张应力状态明显降低了对PMOS器件电性能的不利影响。而对于NMOS区域的高张应力氮化硅层，因由氮化硅层和氧化硅层交替组成的多层叠层已被去除，所以其紫外光固化过程不会受到影响，在紫外光固化工艺之后，该区域的高张应力氮化硅层将可以达到17GPA左右的极限张应力，能够显著提高NMOS器件中的电子迁移率。。
15、0017本发明通过将由氮化硅层和氧化硅层交替组成的多层叠层作为PMOS区域的紫外光阻挡层，对PMOS、NMOS区域的高张应力氮化硅层进行选择性的紫外光固化过程，实现在PMOS、NMOS区域具有不同高张应力的氮化硅双接触孔刻蚀停止层，即可在PMOS区域上覆盖张应力相对较低的高张应力氮化硅层，在NMOS区域上覆盖张应力相对较高的高张应力氮化硅层。因此，本发明可以避免单步高张应力氮化硅沉积对PMOS器件的消极影响，又可避说明书CN104183550A3/7页5免两步氮化硅沉积形成双接触孔刻蚀停止层工艺的复杂性。而且，本发明的工艺方法相对传统的双接触孔刻蚀停止层工艺要更简单，成本更低。0018优选的，。
16、步骤二中，先采用高密度等离子体工艺或高深宽比填充工艺沉积所述ILD氧化硅层，并将所述MOS器件的沟槽区域填满，然后，再采用PECVD工艺继续沉积所述ILD氧化硅层，最后，再采用化学机械研磨的方式对所述ILD氧化硅层进行平坦化。0019优选的，步骤二中，所述ILD氧化硅层的沉积厚度为500010000A。0020优选的，步骤三中，所述叠层中的所述氮化硅层或所述氧化硅层的层数为210层。0021优选的，步骤三中，所述叠层中的每层所述氮化硅层或所述氧化硅层的厚度为50100A。0022优选的，步骤三中，所述叠层的总厚度不大于1000A。0023优选的，步骤四中，采用光刻工艺，用光刻胶覆盖所述MOS器。
17、件的PMOS区域，然后，采用干法刻蚀工艺去除所述MOS器件NMOS区域的所述叠层。0024优选的，步骤五中，采用波长为190380NM的紫外光对所述高张应力氮化硅层进行紫外光固化处理，处理时间为1001000秒。0025优选的，步骤六中，采用化学机械研磨的方式去除所述MOS器件PMOS区域的所述叠层，ILD氧化硅层可以成为研磨时高张应力氮化硅层的保护层。0026优选的，步骤六中，采用SICONI工艺去除所述ILD氧化硅层。0027从上述技术方案可以看出，本发明通过在MOS器件上沉积高张应力氮化硅层作为接触孔刻蚀停止层、沉积ILD氧化硅层作为高张应力氮化硅层的保护层，并在ILD氧化硅层上以由氮化。
18、硅层和氧化硅层交替组成的多层叠层作为MOS器件PMOS区域的紫外光阻挡层，对MOS器件PMOS、NMOS区域的高张应力氮化硅层进行选择性的紫外光固化处理，得到在PMOS区域上覆盖张应力相对较低的高张应力氮化硅层，在NMOS区域上覆盖张应力相对较高的高张应力氮化硅层，实现在PMOS、NMOS区域具有选择性的不同高张应力的氮化硅双接触孔刻蚀停止层，既可以避免单步高张应力氮化硅沉积对PMOS器件空穴迁移率的消极影响，又可避免两步氮化硅沉积形成双接触孔刻蚀停止层工艺的复杂性。而且，本发明的工艺方法相对传统的双接触孔刻蚀停止层工艺要更简单，成本更低，因而具有用较低的成本提升了器件电性能的显著进步。附图说。
19、明0028图1是现有的在MOS器件上形成高应力氮化硅薄膜接触孔刻蚀停止层的器件结构示意图；0029图2是本发明一种选择性张应力接触孔刻蚀停止层的制作方法的流程图；0030图3图10是本发明一实施例中根据图2的制作方法制作接触孔刻蚀停止层的器件结构示意图；0031图11是本发明一实施例中多层叠层的局部结构放大示意图。具体实施方式0032下面结合附图，对本发明的具体实施方式作进一步的详细说明。当然本发明并不说明书CN104183550A4/7页6局限于下述具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。0033需要说明的是，在下述的实施例中，利用图3图11的示意图对按本发。
20、明的双接触孔刻蚀停止层的制作方法形成的器件结构进行了详细的表述。在详述本发明的实施方式时，为了便于说明，各示意图不依照一般比例绘制并进行了局部放大及省略处理，因此，应避免以此作为对本发明的限定。0034请参阅图2，图2是本发明一种选择性张应力接触孔刻蚀停止层的制作方法的流程图。同时，请对照参考图3图10以及图11，图3图10是本发明一实施例中根据图2的制作方法制作接触孔刻蚀停止层的器件结构示意图；图11是本发明一实施例中作为紫外光阻挡层的氮化硅氧化硅多层叠层的局部结构放大示意图。图3图10中示意的器件结构，分别与图2中的各制作步骤相对应，以便于对本发明方法的理解。0035如图2所示，本发明提供。
21、了一种选择性张应力接触孔刻蚀停止层的制作方法，包括以下步骤0036如框1所示，步骤一提供一MOS器件，在所述MOS器件上沉积一层高张应力氮化硅层作为接触孔刻蚀停止层。0037请参考图3，在已制作完成的MOS器件3上沉积一层高张应力氮化硅层4作为接触孔刻蚀停止层。MOS器件3的制作工艺与现有工艺相同，MOS器件3具有NMOS区域9和PMOS区域8。氮化硅层4可采用等离子体增强化学气相沉积PECVD方法沉积形成，反应气体可包括SIH4硅烷和NH3氨气，但不限于此。沉积厚度为3001000A。反应过程需要利用射频激发等离子体以维持反应的进行。作为一个实例，氮化硅层4的沉积厚度可为4056A，此时氮化。
22、硅层4的应力大概为6906MPA左右。0038如框2所示，步骤二在所述高张应力氮化硅层上沉积一层ILD氧化硅层并平坦化，作为所述高张应力氮化硅层的保护层。0039请参考图4，在高张应力氮化硅层4上沉积一层ILD氧化硅层5，并采用化学机械研磨的方式进行平坦化，作为高张应力氮化硅层4的保护层。在后续的步骤中，由于需要去除ILD氧化硅层5上的紫外光阻挡层详见后文说明，为了避免去除紫外光阻挡层时对高张应力氮化硅层4造成破坏，因而沉积此ILD氧化硅层5，作为高张应力氮化硅层4在去除紫外光阻挡层时的刻蚀阻挡层针对NMOS区域和研磨阻挡层针对PMOS区域，来保护下面的高张应力氮化硅层4薄膜。作为一可选的实施。
23、例，可先采用高密度等离子体HIGHDENSITYPLASMA，HDP工艺沉积ILD氧化硅层5，也可采用高深宽比填充HIGHASPECTRATIOPROCESS，HARP工艺沉积ILD氧化硅层5，并将MOS器件的沟槽区域填满，避免出现空隙。然后，再采用PECVD等离子体增强化学气相沉积工艺继续沉积ILD氧化硅层5。最后再采用化学机械研磨CMP的方式对ILD氧化硅层5进行平坦化。ILD氧化硅层5的总沉积厚度可为500010000A。作为一个实例，可在高张应力氮化硅层4上沉积厚度为8000A的ILD氧化硅层5。0040如框3所示，步骤三在所述ILD氧化硅层上依次交替沉积氮化硅层、氧化硅层，形成由所述。
24、氮化硅层和所述氧化硅层组成的多层叠层，作为紫外光阻挡层。0041请参考图5，在已经过平坦化的ILD氧化硅层5上沉积形成一叠层6，此叠层6的作用是在后续步骤中对高张应力氮化硅层4进行紫外光固化处理时，作为PMOS区域8的紫说明书CN104183550A5/7页7外光阻挡层，以减弱紫外光对PMOS区域8的高张应力氮化硅层4的辐射光强详见后文说明。0042请参考图11，图5中的叠层6由依次交替沉积的氮化硅层和氧化硅层组成。最接近ILD氧化硅层5的是一层氮化硅层。作为本发明的一个优选实施例，叠层6由在ILD氧化硅层5上依次交替沉积的3层氮化硅层101、102、103和2层氧化硅层111、112组成多层。
25、叠层6。叠层6中的最上层优选为氮化硅层103。每层氮化硅层或氧化硅层的厚度为50100A。0043需要说明的是，理论上，叠层6中氮化硅层和氧化硅层的交替层数越多，对紫外光的阻挡效果越大其阻挡机理将在后文详述，但需要结合器件的设计要求、同时还应考虑到作为紫外光阻挡层的叠层6去除时的工艺难度来决定。因此，作为本发明的其他可选实施例，叠层可分别由210层的氮化硅层和氧化硅层交替沉积组成多层叠层。并且，氮化硅层和氧化硅层的层数可以相同，此时的叠层中的最上层将变为氧化硅层。反之，如果氮化硅层和氧化硅层的层数不相同，叠层6中的最上层即为氮化硅层。无论如何，叠层6的总厚度不应大于1000A，即氮化硅层和氧化。
26、硅层最多各为10层，以免过分增加叠层6去除时的工艺难度，造成成本不必要的增加。0044如框4所示，步骤四将所述MOS器件NMOS区域的所述叠层去除。0045请参考图6，采用光刻工艺，在整个MOS器件3上进行光刻胶7涂布，即在整个MOS器件3上方将NMOS区域9和PMOS区域8的叠层6进行覆盖。并通过曝光显影，将NMOS区域9的光刻胶7去除图示为NMOS区域9的光刻胶7已去除状态，使NMOS区域9的叠层6暴露出来，而PMOS区域8上方仍被光刻胶7所覆盖。0046请参考图7，采用干法刻蚀工艺，利用含氟等离子体气体刻蚀去除NMOS区域9的叠层6图示为NMOS区域9的叠层6已去除状态。0047如框5所。
27、示，步骤五对所述高张应力氮化硅层进行紫外光固化处理。0048请参考图8，在如图8所示的器件状态下，采用波长为190380NM的紫外光，例如波长为193NM的紫外光，对高张应力氮化硅层进行紫外光固化处理图中向下的空心箭头代表紫外光的照射方向。0049采用等离子体增强化学气相沉积方法形成的氮化硅薄膜中含有大量的H氢原子，其结构疏松，以致应力达不到要求，只有约07GPA。所以，还需要对薄膜进行UVCURE紫外光固化，利用紫外光破坏薄膜中的氢键，使氢原子形成氢气析出，而留下的悬挂键SI与N能形成SIN键。这样，氮化硅薄膜的空间网络结构发生变化，从而可形成应力极限为17GPA左右的氮化硅薄膜，能够显著提。
28、高NMOS的性能。0050由于PMOS区域8在紫外光固化的过程中依然保留着由氮化硅层和氧化硅层交替组成的多层叠层6，而此多层叠层6可通过具有不同折射率的空气、氮化硅层和氧化硅层的介质界面，对紫外光进行反射，使紫外光在通过多层叠层6、ILD氧化硅层5到达下面的高张应力氮化硅层的过程中光强逐步衰减。氮化硅层和氧化硅层交替沉积的重复次数，决定了最终到达高张应力氮化硅层的紫外光的强度。0051根据光的反射原理，光在两种折射率不同的介质的界面处会发生反射。当光束接近正入射入射角约等于90度时，反射率计算公式是0052RN1N22/N1N22说明书CN104183550A6/7页80053其中，R代表反射。
29、率，N1、N2分别是两种介质的真实折射率即相对于真空的折射率。0054以上述如图11所示的具有3层氮化硅层101、102、103和2层氧化硅层111、112的叠层为例，根据已有数据，在193NM波长的紫外光下，氮化硅薄膜的折射率是27左右，氧化硅为15左右，ILD氧化硅膜为15左右，空气为1。将数据代入上述反射率计算公式，可得到紫外光在各层的透过率即1反射率及紫外光抵达高张应力氮化硅层4时的总透过率，如下表1所示00550056从上表1中数据可知，最终能透过ILD氧化硅膜的紫外光只有初始入射光的50左右参考表1中的紫外光总透过率5154，故抵达PMOS区域8的紫外光的光强将衰减近一半。所以，在。
30、经过紫外光固化后，PMOS区域的高张应力氮化硅层4的张应力的提高程度将受到明显影响，已不能达到17GPA的极限张应力状态。通过实验得到的数据表明，在有紫外光阻挡层的情况下，经过紫外光固化后，高张应力氮化硅层的应力将只有0710GPA左右。这种相对较低的张应力状态明显降低了对PMOS器件电性能的不利影响。而对于NMOS区域的高张应力氮化硅层，因由氮化硅层和氧化硅层交替组成的多层叠层已被去除，所以其紫外光固化过程不会受到影响，在紫外光固化工艺之后，该区域的高张应力氮化硅层将转化为可以达到17GPA左右极限张应力的高张应力氮化硅层41此处使用41标记，以与PMOS区域具有相对较低的张应力的高张应力氮。
31、化硅层4相区别，能够显著提高NMOS器件中的电子迁移率。0057此外，通过实验得到的数据表明，高张应力氮化硅层上沉积的作为保护层的ILD氧化硅膜的存在，对紫外光固化的效果没有明显影响。我们已经知道，ILD氧化硅在190380NM的紫外光波长下的消光系数基本为0，也就是说ILD氧化硅在该紫外光波段是“透明”的。另外，在紫外光固化工艺过程中，从氮化硅中析出的氢气属于小分子，能够很容易穿透氧化硅薄膜。为了验证氮化硅上面覆盖的ILD氧化硅对紫外光固化工艺没有影响，我们进行了一项实验，先沉积一层厚度为4056A的高张应力氮化硅，然后生长5000A的ILD氧化硅，接着再进行紫外光固化。去除表面的ILD氧化。
32、硅后，再测量氮化硅薄膜的应力，得到如下表2的数据结果0058说明书CN104183550A7/7页90059从上表2的数据可以看出，在氮化硅上面覆盖有ILD氧化硅时，紫外光固化后的氮化硅应力为12879MPA，而对氮化硅直接进行紫外光固化后的应力为12955MPA，二者数值接近。这说明ILD氧化硅膜的存在，对紫外光固化的效果几乎没有影响，同时，又能作为氮化硅与紫外光阻挡层之间的介质层，起到保护氮化硅膜的作用。0060如框6所示，步骤六将所述MOS器件PMOS区域的所述叠层去除，然后，去除所述ILD氧化硅层，以在所述MOS器件上形成具有选择性张应力的高张应力氮化硅接触孔刻蚀停止层。0061请参考。
33、图9，先采用等离子氧化工艺，利用氧化性气体例如氧气激发形成的氧等离子气体去除MOS器件3的PMOS区域8的光刻胶7图示为PMOS区域8的光刻胶7已去除状态；然后，优选采用化学机械研磨的方式去除MOS器件3的PMOS区域8的叠层6图示为PMOS区域8的叠层6已去除状态。ILD氧化硅层5可以成为研磨时高张应力氮化硅层的保护层。在研磨的过程中，ILD氧化硅层5的厚度也会降低，所以在沉积ILD氧化硅层5时，需要考虑到这一部分氧化硅的损失。0062最后，请参考图10，采用SICONI工艺去除ILD氧化硅层5图示为ILD氧化硅层5已去除状态，从而在MOS器件3的NMOS区域9和PMOS区域8上最终形成以张。
34、应力相对较高例如可达约17GPA的极限状态的高张应力氮化硅层41和张应力相对较低例如为0710GPA左右的高张应力氮化硅层4所构成的具有选择性的不同高张应力的氮化硅接触孔刻蚀停止层。之后，即可进入后续工艺，例如进行接触孔刻蚀及接触孔金属填充。0063综上所述，本发明通过将由氮化硅层和氧化硅层交替组成的多层叠层作为MOS器件PMOS区域的紫外光阻挡层，对MOS器件PMOS、NMOS区域的高张应力氮化硅层进行选择性的紫外光固化处理，得到在PMOS区域上覆盖张应力相对较低的高张应力氮化硅层，在NMOS区域上覆盖张应力相对较高的高张应力氮化硅层，实现在PMOS、NMOS区域具有选择性的不同高张应力的氮。
35、化硅双接触孔刻蚀停止层，从而既可以避免现有的单步高张应力氮化硅沉积工艺对PMOS器件空穴迁移率的消极影响，又可避免两步氮化硅沉积形成双接触孔刻蚀停止层工艺的复杂性。而且，本发明的工艺方法相对传统的双接触孔刻蚀停止层工艺要更简单，成本更低，最终实现用较低的成本提升了器件的电性能。0064以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。说明书CN104183550A1/7页10图1图2说明书附图CN104183550A102/7页11图3图4说明书附图CN104183550A113/7页12图5图6说明书附图CN104183550A124/7页13图7说明书附图CN104183550A135/7页14图8说明书附图CN104183550A146/7页15图9图10说明书附图CN104183550A157/7页16图11说明书附图CN104183550A16。