《一种半导体器件的制造方法.pdf》由会员分享，可在线阅读，更多相关《一种半导体器件的制造方法.pdf（8页珍藏版）》请在专利查询网上搜索。
1、10申请公布号CN104124199A43申请公布日20141029CN104124199A21申请号201310151401222申请日20130427H01L21/76820060171申请人中芯国际集成电路制造（上海）有限公司地址201203上海市浦东新区张江路18号72发明人周鸣74专利代理机构北京市磐华律师事务所11336代理人董巍高伟54发明名称一种半导体器件的制造方法57摘要本发明提供一种半导体器件的制造方法，包括提供半导体衬底，在半导体衬底上形成蚀刻停止层；在所述蚀刻停止层上形成致密低K介电层；在所述致密低K介电层上形成多孔低K介电层。根据本发明，可以增强芯片结构中的多孔低K介。
2、电层和蚀刻停止层之间的附着性，从而减轻芯片封装相互作用所造成的封装失效。51INTCL权利要求书1页说明书4页附图2页19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书4页附图2页10申请公布号CN104124199ACN104124199A1/1页21一种半导体器件的制造方法，包括提供半导体衬底，在所述半导体衬底上形成蚀刻停止层；在所述蚀刻停止层上形成致密低K介电层；在所述致密低K介电层上形成多孔低K介电层。2根据权利要求1所述的方法，其特征在于，形成所述多孔低K介电层的工艺步骤包括在所述致密低K介电层上形成层间介电层；采用紫外辐照工艺使所述层间介电层转变为所述多孔低K介电。
3、层。3根据权利要求1所述的方法，其特征在于，所述蚀刻停止层的材料为氮化硅、掺杂氮的碳化硅或者掺杂碳的氮化硅。4根据权利要求1所述的方法，其特征在于，在所述致密低K介电层的下方还形成有氧化物层。5根据权利要求4所述的方法，其特征在于，所述氧化物层的介电常数为3846。6根据权利要求1或4所述的方法，其特征在于，所述致密低K介电层的介电常数为2730。7根据权利要求1所述的方法，其特征在于，所述层间介电层的构成材料为具有低介电常数的材料。8根据权利要求7所述的方法，其特征在于，所述层间介电层的构成材料中含有造孔剂前体。9根据权利要求1所述的方法，其特征在于，所述多孔低K介电层的介电常数小于27且与。
4、所述致密低K介电层的介电常数相近。10根据权利要求9所述的方法，其特征在于，所述多孔低K介电层的介电常数为255，所述致密低K介电层的介电常数为27。11根据权利要求9所述的方法，其特征在于，所述致密低K介电层的介电常数为30，所述多孔低K介电层包括自下而上依次层叠的第一多孔低K介电层和第二多孔低K介电层，其中，所述第一多孔低K介电层的介电常数为255，所述第二多孔低K介电层的介电常数为265。权利要求书CN104124199A1/4页3一种半导体器件的制造方法技术领域0001本发明涉及半导体制造工艺，具体而言涉及一种提高多孔低K介电层与其下方的蚀刻停止层之间的附着性的方法。背景技术0002近。
5、几年来，倒装芯片（FLIPCHIP）已经发展成为高端半导体器件以及高密度器件封装领域中经常采用的封装形式。该封装技术是在芯片的焊盘上沉积铅锡焊球，然后将芯片翻转加热，利用熔融的铅锡焊球与陶瓷基板的粘合来实现芯片与基板之间的互连。0003在如图1所示的芯片结构中，半导体衬底100上形成有有源器件层。所述有源器件层包括栅极结构，作为一个示例，栅极结构包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。在半导体衬底100中位于栅极结构的正下方的两侧形成有源/漏区，在源/漏区之间是沟道区；在栅极结构以及源/漏区上形成有自对准硅化物。所述有源器件层中还形成有一层或多层互连金属层，为了简化，图1只。
6、示出半导体衬底100。0004在半导体衬底100上形成有自下而上依次层叠的蚀刻停止层101和层间介电层102。蚀刻停止层101的材料优选掺杂氮的碳化硅，其作用是防止铜互连金属的纵向扩散以及作为蚀刻层间介电层102以在其中形成用于填充铜互连金属的沟槽和通孔的蚀刻停止层。为了使层间介电层102具有较低的介电常数（即K值），通常在形成层间介电层102的材料中含有造孔剂前体，通过紫外辐照的方式，提高层间介电层102的孔隙度，使层间介电层102转变为多孔低K介电层。0005采用倒装芯片技术封装如图1所示的芯片结构时，由于多孔低K介电层的机械强度较差进而导致其与蚀刻停止层之间的附着性变差，因此，在多孔低K。
7、介电层与蚀刻停止层的界面位置会发生封装失效现象，导致芯片结构的部分脱落。0006因此，需要提出一种方法，以解决上述问题。发明内容0007针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括提供半导体衬底，在所述半导体衬底上形成蚀刻停止层；在所述蚀刻停止层上形成致密低K介电层；在所述致密低K介电层上形成多孔低K介电层。0008进一步，形成所述多孔低K介电层的工艺步骤包括在所述致密低K介电层上形成层间介电层；采用紫外辐照工艺使所述层间介电层转变为所述多孔低K介电层。0009进一步，所述蚀刻停止层的材料为氮化硅、掺杂氮的碳化硅或者掺杂碳的氮化硅。0010进一步，在所述致密低K介电层的下方还形。
8、成有氧化物层。0011进一步，所述氧化物层的介电常数为3846。0012进一步，所述致密低K介电层的介电常数为2730。0013进一步，所述层间介电层的构成材料为具有低介电常数的材料。0014进一步，所述层间介电层的构成材料中含有造孔剂前体。说明书CN104124199A2/4页40015进一步，所述多孔低K介电层的介电常数小于27且与所述致密低K介电层的介电常数相近。0016进一步，所述多孔低K介电层的介电常数为255，所述致密低K介电层的介电常数为27。0017进一步，所述致密低K介电层的介电常数为30，所述多孔低K介电层包括自下而上依次层叠的第一多孔低K介电层和第二多孔低K介电层，其中，。
9、所述第一多孔低K介电层的介电常数为255，所述第二多孔低K介电层的介电常数为2650018根据本发明，可以增强芯片结构中的多孔低K介电层和蚀刻停止层之间的附着性，从而减轻芯片封装相互作用（CPI）所造成的封装失效。附图说明0019本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。0020附图中0021图1为根据现有技术形成的芯片结构的示意性剖面图；0022图2A图2D为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；0023图3为本发明示例性实施例的方法提高多孔低K介电层与其下方的蚀刻停止层之间的附着性的流。
10、程图。具体实施方式0024在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。0025为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的提高多孔低K介电层与其下方的蚀刻停止层之间的附着性的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。0026应当理解的是，当在本说明书中使用术语“包。
11、含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。0027示例性实施例0028下面，参照图2A图2D和图3来描述根据本发明示例性实施例的方法提高多孔低K介电层与其下方的蚀刻停止层之间的附着性的的详细步骤。0029参照图2A图2D，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。0030首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）等。作为示例，在本实施例中，半导说明。
12、书CN104124199A3/4页5体衬底200的构成材料选用单晶硅。在半导体衬底200中形成有隔离结构和各种阱WELL结构，所述隔离结构为浅沟槽隔离STI结构或者局部氧化硅LOCOS隔离结构，其将半导体衬底200分为NMOS区和PMOS区，为了简化，在图2A中只示出半导体衬底200。0031在半导体衬底200上形成有有源器件层。所述有源器件层包括栅极结构，作为一个示例，栅极结构可包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。在半导体衬底200中位于栅极结构的正下方的两侧形成有源/漏区，在源/漏区之间是沟道区；在栅极结构以及源/漏区上形成有自对准硅化物。所述有源器件层中还形成有一。
13、层或多层互连金属层，为了简化，在图2A中只示出半导体衬底200。0032接下来，在半导体衬底200上形成蚀刻停止层201。蚀刻停止层201的材料包括氮化硅、掺杂氮的碳化硅或者掺杂碳的氮化硅，其作用是防止铜互连金属的纵向扩散以及作为蚀刻后续形成的层间介电层以在其中形成用于填充铜互连金属的沟槽和通孔的蚀刻停止层。形成蚀刻停止层201的工艺可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如化学气相沉积工艺。0033接着，如图2B所示，在蚀刻停止层201上依次形成氧化物层202和致密低K介电层203。形成氧化物层202和致密低K介电层203的工艺可以采用本领域技术人员所熟习的各种适宜的工艺技术，例。
14、如采用化学气相沉积工艺形成氧化物层202，采用化学气相沉积工艺或旋涂介电层工艺形成致密低K介电层203。氧化物层202的介电常数为3846，致密低K介电层203的介电常数为2730。需要说明的是，氧化物层202的形成是可选步骤。0034接着，如图2C所示，在致密低K介电层203上形成层间介电层204。形成层间介电层204的工艺可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如化学气相沉积工艺或旋涂介电层工艺。层间介电层204的构成材料为具有低介电常数（K值）的材料，为了进一步降低层间介电层204的K值，形成层间介电层202的构成材料中含有造孔剂前体，例如C10H16ATRP。需要说明的是，。
15、形成致密低K介电层203的构成材料中没有造孔剂前体。0035接着，如图2D中的箭头所示，通过紫外辐照的方式，提高层间介电层204的孔隙度，使层间介电层204转变为多孔低K介电层204，从而进一步降低层间介电层204的K值，同时，还可以增强多孔低K介电层204和致密低K介电层203之间的附着性。需要说明的是，多孔低K介电层204的K值小于27且与致密低K介电层203的K值相近，例如，在本实施例中，多孔低K介电层204的K值为255，致密低K介电层203的K值为27；在另一实施例中，致密低K介电层203的K值为30，多孔低K介电层204包括自下而上依次层叠的第一多孔低K介电层和第二多孔低K介电层，。
16、其中，第一多孔低K介电层的K值为255，第二多孔低K介电层的K值为265，并且，第二多孔低K介电层的厚度与致密低K介电层203的厚度相近，第一多孔低K介电层的厚度大于第二多孔低K介电层的厚度。0036至此，完成了根据本发明示例性实施例的方法实施的工艺步骤，接下来，可以在上述形成于半导体衬底200上的层叠结构中形成铜互连金属，形成所述铜互连金属的工艺与传统工艺完全相同。需要说明的是，在本实施例中，所述层叠结构包括自下而上依次层叠的蚀刻停止层201、氧化物层202、致密低K介电层203和多孔低K介电层204。根据本发明，通过在蚀刻停止层201和多孔低K介电层204之间设置自下而上依次层叠的氧化物层。
17、说明书CN104124199A4/4页6202、致密低K介电层203，可以增强芯片结构中的多孔低K介电层和蚀刻停止层之间的附着性，从而减轻芯片封装相互作用所造成的封装失效。0037参照图3，其中示出了根据本发明示例性实施例的方法提高多孔低K介电层与其下方的蚀刻停止层之间的附着性的流程图，用于简要示出整个制造工艺的流程。0038在步骤301中，提供半导体衬底，在半导体衬底上形成蚀刻停止层；0039在步骤302中，在蚀刻停止层上形成致密低K介电层；0040在步骤303中，在致密低K介电层上形成多孔低K介电层。0041本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。说明书CN104124199A1/2页7图1图2A图2B图2C说明书附图CN104124199A2/2页8图2D图3说明书附图CN104124199A。