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1、10申请公布号CN104124249A43申请公布日20141029CN104124249A21申请号201310145997522申请日20130425H01L27/11520060171申请人苏州东微半导体有限公司地址215000江苏省苏州市金鸡湖大道1355号国际科技园二期C102172发明人刘伟刘磊王鹏飞龚轶54发明名称一种鳍型半导体器件57摘要本发明属于半导体存储器技术领域，具体涉及一种鳍型半导体器件，包括至少一个衬底、在所述衬底内形成的鳍型的源区和漏区、介于所述源区和漏区之间形成的“”形沟道区、一个浮栅、一个控制栅以及一个用于连接所述浮栅与所述漏区的栅控PN结二极管。本发明所提出的。
2、鳍型半导体器件用浮栅存储信息，并通过所述栅控PN结二极管对浮栅进行充电或放电，具有驱动电流大、对数据进行存储时操作电压低、数据保持能力强等优点。51INTCL权利要求书1页说明书4页附图5页19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书4页附图5页10申请公布号CN104124249ACN104124249A1/1页21一种鳍型半导体器件，其特征在于，包括一个具有第一种掺杂类型的衬底；在所述衬底内形成的具有第二种掺杂类型的鳍型的源区和漏区；在所述衬底内且介于所述源区与所述漏区之间形成的沟道区，所述的沟道区沿垂直于沟道长度方向的截面成“”形；覆盖所述源区与所述漏区的鳍的顶部。
3、及鳍的两侧并覆盖整个所述的“”形沟道区形成的第一层绝缘薄膜；在覆盖所述漏区的第一层绝缘薄膜中形成的一个将所述漏区的鳍的顶部及鳍的两侧暴露出的浮栅开口区域；覆盖所述第一层绝缘薄膜和所述浮栅开口区域形成的一个作为电荷存储节点的具有第一种掺杂类型的浮栅，所述浮栅位于“”形沟道区与浮栅开口区域之上，用于控制源区和漏区之间的电流；通过所述浮栅开口区域在所述浮栅与所述漏区之间形成的一个PN结二极管；覆盖所述浮栅与所述PN结二极管并包围所述浮栅形成的第二层绝缘薄膜和控制栅。2根据权利要求1所述的鳍型半导体器件，其特征在于，所述的第二层绝缘薄膜和控制栅只在靠近所述漏区的一侧包围浮栅。3根据权利要求1所述的鳍型。
4、半导体器件，其特征在于，所述的第二层绝缘薄膜和控制栅在靠近所述漏区的一侧以及靠近所述源区的一侧同时包围浮栅。4根据权利要求1所述的鳍型半导体器件，其特征在于，所述的衬底可以是硅衬底或者是绝缘体上的硅衬底。5根据权利要求1所述的鳍型半导体器件，其特征在于，所述的第一层绝缘薄膜、第二层绝缘薄膜由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料形成。6根据权利要求1所述的鳍型半导体器件，其特征在于，所述的浮栅由多晶硅形成，所述的控制栅由金属、合金或者掺杂的多晶硅形成。7根据权利要求1所述的鳍型半导体器件，其特征在于，所述的第一种掺杂类型为N型掺杂，所述的第二种掺杂类型为P型掺杂。8根据权利要求1所。
5、述的鳍型半导体器件，其特征在于，所述的第一种掺杂类型为P型掺杂，所述的第二种掺杂类型为N型掺杂。9根据权利要求1所述的鳍型半导体器件，其特征在于，所述的PN结二极管、第二层绝缘薄膜和控制栅构成了一个以所述控制栅作为栅极的栅控二极管，所述栅控二极管的阳极与所述浮栅相连接，所述栅控二极管的阴极与所述漏区相连接；或者，所述栅控二极管的阴极与所述浮栅相连接，所述栅控二极管的阳极与所述漏区相连接。权利要求书CN104124249A1/4页3一种鳍型半导体器件技术领域0001本发明涉及一种半导体存储器，特别涉及一种鳍型半导体器件，属于半导体存储器技术领域。背景技术0002半导体存储器被广泛应用于各种电子产。
6、品之中。不同应用领域对半导体存储器的构造、性能和密度有着不同的要求。比如，静态随机存储器SRAM拥有很高的随机存取速度和较低的集成密度，而标准的动态随机存储器DRAM则具有很高的密度和中等的随机存取速度。0003图1为现有技术的的一种平面沟道的半导体存储器，包括在半导体衬底500内形成的具有与半导体衬底相反掺杂类型的源区501和漏区502，半导体衬底500可以为单晶硅、多晶硅或者为绝缘体上的硅。在半导体衬底500内、介于源区501和漏区502之间形成有器件的平面沟道区601，平面沟道区601是该半导体存储器在进行工作时在半导体衬底500内形成的反型层。在源区501和漏区502内还分别形成有高掺。
7、杂浓度的掺杂区509和掺杂区510，掺杂区509和掺杂区510与源区501和漏区502具有相同的掺杂类型。0004在源区501、沟道区601和漏区502之上形成有第一层绝缘薄膜503，且在漏区502之上的第一层绝缘薄膜503中形成有一个浮栅开口区域504。在第一层绝缘薄膜503之上、覆盖整个平面沟道区601和浮栅开口区域504形成有一个作为电荷存储节点的浮栅505，浮栅505具有与漏区502相反的掺杂类型，且浮栅505中的掺杂杂质会通过浮栅开口区域504扩散至漏区502中形成扩散区602，从而通过浮栅开口区域504在浮栅505与漏区502之间形成一个PN结二极管。0005覆盖浮栅205和所述的。
8、PN结二极管结构形成有第二层绝缘薄膜506。在第二层绝缘薄膜506之上、覆盖并包围浮栅505形成有器件的控制栅507。在控制栅507的两侧还形成有栅极侧墙508。该半导体存储器还包括由导电材料形成的用于将源区501、控制栅507、漏区502、半导体衬底500与外部电极相连接的源区的接触体511、控制栅的接触体512、漏区的接触体513和半导体衬底的接触体514。0006随着半导体器件特征尺寸的不断降低，平面沟道的半导体器件的漏电流也随着沟道的缩短而迅速上升，致使驱动电流/漏电流之比降低，这极大地限制了半导体器件的性能。发明内容0007有鉴于此，本发明的目的在于提出一种鳍型半导体器件，以得到较大。
9、的驱动电流。0008为达到本发明的上述目的，本发明提出了一种鳍型半导体器件，具体包括0009一个具有第一种掺杂类型的衬底；0010在所述衬底内形成的具有第二种掺杂类型的鳍型的源区和漏区；0011在所述衬底内且介于所述源区与所述漏区之间形成的沟道区，所述的沟道区沿垂说明书CN104124249A2/4页4直于沟道长度方向的截面成“”形；0012覆盖所述源区与所述漏区的鳍的顶部及鳍的两侧并覆盖整个所述的“”形沟道区形成的第一层绝缘薄膜；0013在覆盖所述漏区的第一层绝缘薄膜中形成的一个将所述漏区的鳍的顶部及鳍的两侧暴露出的浮栅开口区域；0014覆盖所述第一层绝缘薄膜和所述浮栅开口区域形成的一个作为。
10、电荷存储节点的具有第一种掺杂类型的浮栅，所述浮栅位于“”形沟道区与浮栅开口区域之上，用于控制源区和漏区之间的电流；0015通过所述浮栅开口区域在所述浮栅与所述漏区之间形成的一个PN结二极管；0016覆盖所述浮栅与所述PN结二极管并包围所述浮栅形成的第二层绝缘薄膜和控制栅。0017如上所述的鳍型半导体器件，所述的第二层绝缘薄膜和控制栅只在靠近所述漏区的一侧包围浮栅。0018如上所述的鳍型半导体器件，所述的第二层绝缘薄膜和控制栅在靠近所述漏区的一侧以及靠近所述源区的一侧同时包围浮栅。0019如上所述的鳍型半导体器件，所述的衬底可以是硅衬底或者是绝缘体上的硅衬底。0020如上所述的鳍型半导体器件，所。
11、述的第一层绝缘薄膜、第二层绝缘薄膜由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料形成。0021如上所述的鳍型半导体器件，所述的浮栅由多晶硅形成，所述的控制栅由金属、合金或者掺杂的多晶硅形成。0022如上所述的鳍型半导体器件，所述的第一种掺杂类型为N型掺杂，所述的第二种掺杂类型为P型掺杂；或者，所述的第一种掺杂类型为P型掺杂，所述的第二种掺杂类型为N型掺杂。0023如上所述的鳍型半导体器件，所述的PN结二极管、第二层绝缘薄膜和控制栅构成了一个以所述控制栅作为栅极的栅控二极管，所述栅控二极管的阳极与所述浮栅相连接，所述栅控二极管的阴极与所述漏区相连接；或者，所述栅控二极管的阴极与所述浮栅相连。
12、接，所述栅控二极管的阳极与所述漏区相连接。0024本发明所提出的鳍型半导体器件用浮栅存储信息，并通过所述栅控PN结二极管对浮栅进行充电或放电，具有驱动电流大、对数据进行存储时操作电压低、数据保持能力强等优点。附图说明0025图1为现有技术的一种平面沟道的半导体存储器的截面图。0026图2为本发明所提出的鳍型半导体器件的第一个实施例的三维结构图。0027图3为图2所示的鳍型半导体器件沿XY面的截面图。0028图4为图2所示的鳍型半导体器件的内部结构的浮栅开口区域的结构示意图。0029图5为本发明所提出的鳍型半导体器件的第二个实施例的三维结构图。0030图6为本发明所提出的鳍型半导体器件的第三个实。
13、施例的三维结构图。说明书CN104124249A3/4页50031图7为图6所示的鳍型半导体器件的内部结构的浮栅开口区域的结构示意图。0032图8为本发明所提出的鳍型半导体器件的第四个实施例的三维结构图。0033图9为图8所示的鳍型半导体器件沿XY面的截面图。0034图10为本发明所提出的鳍型半导体器件的等效电路图。具体实施方式0035下面将参照附图对本发明的示例性实施方式作详细说明。在图中，为了方便说明，放大了层和区域的厚度，所示大小并不代表实际尺寸。参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。0。
14、036在下面的描述中，术语衬底可以理解为包括正在工艺加工中的半导体衬底，可能包括在其上所制备的其它薄膜层。同时，在下面的描述中，所述的第一种掺杂类型与所述的第二种掺杂类型为相反的掺杂类型，可以为第一种掺杂类型为N型掺杂，第二种掺杂类型为P型掺杂，或者，也可以为第一种掺杂类型为P型掺杂，第二种掺杂类型为N型掺杂。0037图2至图4为本发明所提出的鳍型半导体器件的第一个实施例，其中图2为本发明所提出的鳍型半导体器件的第一个实施例的三维结构图，图3为图2所示的鳍型半导体器件沿XY面的截面图，图4为图2所示的鳍型半导体器件的内部结构的浮栅开口区域的结构示意图。图5为本发明所提出的鳍型半导体器件的第二个。
15、实施例的三维结构图。图6至图7为本发明所提出的鳍型半导体器件的第三个实施例，其中图6为本发明所提出的鳍型半导体器件的第三个实施例的三维结构图，图7为图6所示的鳍型半导体器件的内部结构的浮栅开口区域的结构示意图。图8至图9为本发明所提出的鳍型半导体器件的第四个实施例，其中，图8为本发明所提出的鳍型半导体器件的第四个实施例的三维结构图，图9为图8所示的鳍型半导体器件沿XY面的截面图。0038如图2至图9所示，本发明所提出的鳍型半导体器件包括一个具有第一种掺杂类型的衬底200，在衬底200内形成有具有第二种掺杂类型的鳍型的源区201和漏区202。在源区201和漏区202内还可以分别形成有与源区201。
16、和漏区202相同掺杂类型的高掺杂浓度的掺杂区209和掺杂区210，用于降低器件的欧姆接触。0039在衬底200内且介于源区201和漏区202之间形成有器件的沟道区402，沟道区402沿垂直于沟道长度方向的截面成“”形。“”形沟道区402是该鳍型半导体器件进行工作时在衬底200的表面内形成的反型层。覆盖源区201和漏区202的鳍的顶部及鳍的两侧并覆盖整个“”形沟道区401形成有第一层绝缘薄膜203，且在覆盖漏区202的第一层绝缘薄膜中形成有一个将漏区202的鳍的顶部及鳍的两侧暴露出的浮栅开口区域401。第一层绝缘薄膜203可以为二氧化硅、氮化硅、氮氧化硅或者为氧化铪等高介电常数的绝缘材料，其物理。
17、厚度范围优选为120纳米。0040覆盖第一层绝缘薄膜203和浮栅开口区域401形成有一个作为电荷存储节点的具有第一种掺杂类型的浮栅205，浮栅205位于“”形沟道区402与浮栅开口区域之上，用于控制源区201和漏区202之间的电流。浮栅为205为具有第一种掺杂类型的多晶硅，且通过浮栅开口区域401，浮栅205与漏区202相接触，因此，浮栅205中的掺杂杂质会通过浮栅开口区域401扩散至漏区202中形成具有第一种掺杂类型的扩散区204，从而通过浮栅开口说明书CN104124249A4/4页6区域401在浮栅205与漏区202之间形成一个PN结二极管。0041覆盖浮栅205和所述的PN结二极管结构。
18、并包围浮栅205形成有第二层绝缘薄膜206和控制栅207。第二层绝缘薄膜206可以为二氧化硅、氮化硅、氮氧化硅或者为氧化铪等高介电常数的绝缘材料，其物理厚度范围优选为120纳米。控制栅207可以为金属、合金或者为掺杂的多晶硅。0042在本发明所提出的鳍型半导体器件中，衬底200可以直接为硅衬底也可以为绝缘体上的硅衬底。在本发明所提出的鳍型半导体器件的四个实施例中，如图2、图3、图4所示的第一个实施例和如图8、图9所示的第四个实施例采用绝缘体上的硅衬底结构，绝缘体上硅衬底结构包括厚的硅底层100、薄的中间绝缘层102和薄的顶层硅衬底200，鳍型的源区201和漏区202形成于位于中间绝缘层102之。
19、上的薄的顶层硅衬底200中并与绝缘层102连接，采用绝缘体上的硅衬底结构，能有效地改善器件的性能、降低功耗。同时，本发明所提出的鳍型半导体器件如图5所示的第二个实施例和如图6、图7所示的第三个实施例则直接采用硅衬底结构，在图5所示的鳍型半导体器件的第二个实施例中，源区201和漏区202从位于相邻的浅沟槽隔离结构之间的硅衬底中突出并与硅衬底200相连，浅沟槽隔离结构为业界所熟知的工艺。在图6、图7所示的鳍型半导体器件的第三个实施例中，浅沟槽结构未示出，鳍型的源区201和漏区202在沿垂直于器件沟道长度上的截面成“凸”形，采用该结构能够有效地增大浮栅205和控制栅207的控制区域。采用在硅衬底中形。
20、成浅沟槽隔离的结构与采用绝缘体上的硅衬底结构相比，具有更低的生产成本。0043在本发明所提出的鳍型半导体器件中，第二层绝缘薄膜206和控制栅207在覆盖浮栅205的同时，可以只在靠近漏区202的一侧包围浮栅205，也可以在靠近源区201的一侧和靠近漏区202的一侧同时包围浮栅205。在本发明所提出的鳍型半导体器件的四个实施例中，如图2、图3、图4所示的第一个实施例和如图5所示的第二个实施例以及如6、图7所示的第三个实施例中，第二层绝缘薄膜206和控制栅207只在靠近漏区202的一侧包围浮栅205。在如8和图9所示的第四个实施例中，第二层绝缘薄膜206和控制栅207在靠近源区201的一侧以及在靠。
21、近漏区202的一侧同时包围浮栅205。第二层绝缘薄膜206和控制栅207在靠近源区201的一侧以及在靠近漏区202的一侧同时包围浮栅205时，本发明的鳍型半导体器件具有更高的控制栅耦合率。0044为进一步详细地描述本发明所提出的鳍型半导体器件的结构和功能，图10展示了本发明的鳍型半导体器件的等效电路图。如图10所示，本发明的鳍型半导体器件包含一个具有源极332、漏极330、浮栅333和控制栅331的MOSFET金属氧化物半导体场效应晶体管336以及一个以MOSFET336的控制栅331为栅极的栅控二极管335。MOSFET336的浮栅333可以与栅控二极管335的阳极相连接，也可以与栅控二极管。
22、335的阴极相连接，在本发明的如图10所示的实施例中，浮栅333与栅控二极管335的阳极相连接。通过对控制栅331、漏极330和源极331施加适当的电压，栅控二极管335可以对浮栅333进行充电或放电以此来改变储存在浮栅333内的电荷数量，此电荷数量决定了该鳍型半导体器件的逻辑状态。0045如上所述，在不偏离本发明精神和范围的情况下，还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实例。说明书CN104124249A1/5页7图1图2说明书附图CN104124249A2/5页8图3图4说明书附图CN104124249A3/5页9图5图6说明书附图CN104124249A4/5页10图7图8说明书附图CN104124249A105/5页11图9图10说明书附图CN104124249A11。