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1、10申请公布号CN104126222A43申请公布日20141029CN104126222A21申请号201180076446722申请日20111223H01L21/336200601H01L29/78200601H01L21/2820060171申请人英特尔公司地址美国加利福尼亚72发明人SM塞亚S金A卡佩拉尼74专利代理机构永新专利商标代理有限公司72002代理人张伟王英54发明名称单轴应变纳米线结构57摘要描述了单轴应变纳米线结构。例如，一种半导体器件包括设置在衬底之上的多个垂直堆叠的单轴应变纳米线。所述单轴应变纳米线中的每者包括设置在所述单轴应变纳米线内的分立沟道区。所述分立沟道区具。
2、有沿所述单轴应变的方向的电流流动方向。在所述分立沟道区的两侧将所述源极区和漏极区设置到所述纳米线内。栅电极堆叠体完全包围所述分立沟道区。85PCT国际申请进入国家阶段日2014082286PCT国际申请的申请数据PCT/US2011/0672362011122387PCT国际申请的公布数据WO2013/095652EN2013062751INTCL权利要求书3页说明书9页附图8页19中华人民共和国国家知识产权局12发明专利申请权利要求书3页说明书9页附图8页10申请公布号CN104126222ACN104126222A1/3页21一种半导体器件，包括设置在衬底之上的多个垂直堆叠的单轴应变纳米线。
3、，所述单轴应变纳米线中的每者包括设置在所述单轴应变纳米线内的分立沟道区，所述分立沟道区具有沿所述单轴应变的方向的电流流动方向；以及设置在所述分立沟道区的两侧、在所述纳米线内的源极区和漏极区；以及完全包围所述分立沟道区的栅电极堆叠体。2根据权利要求1所述的半导体器件，其中，所述单轴应变纳米线中的每者基本上由硅构成，并且所述单轴应变是单轴拉伸应变。3根据权利要求2所述的半导体器件，其中，所述半导体器件是NMOS器件。4根据权利要求1所述的半导体器件，其中，所述单轴应变纳米线中的每者基本上由硅锗SIXGEY，其中，005还提供了在较低的EG适于移动/手持范畴中的低电压产品上提高的迁移率。0004已经。
4、尝试了很多不同的技术来提高晶体管的迁移率。但是，在半导体器件的电子和/或空穴迁移率提高方面仍然需要显著的提高。发明内容0005本发明的实施例包括单轴应变纳米线结构。0006在实施例中，一种半导体器件包括设置在衬底之上的多个垂直堆叠的单轴应变纳米线。所述单轴应变纳米线中的每者包括设置在所述单轴应变纳米线内的分立沟道区。所述分立沟道区具有沿单轴应变方向的电流流动方向。在所述分立沟道区的两侧上，将所述源极区和漏极区设置到所述纳米线内。栅电极堆叠体完全包围所述分立沟道区。0007在另一实施例中，一种半导体结构包括第一半导体器件，所述第一半导体器件包括设置在衬底之上的第一纳米线。所述第一纳米线具有单轴拉。
5、伸应变，并且包括分立的沟道区以及处于所述分立沟道区的两侧的源极区和漏极区。所述分立沟道区具有沿所述单轴拉伸应变的方向的电流流动方向。所述第一半导体器件还包括完全围绕所述第一纳米线的分立沟道区的第一栅电极堆叠体。所述半导体结构还包括第二半导体器件，该器件包括设置在所述衬底之上的第二纳米线。所述第二纳米线具有单轴压缩应变，并且包括分立的沟道区以及处于所述分立沟道区的两侧的源极区和漏极区。所述分立沟道区具有沿所述单轴压缩应变的方向的电流流动方向。所述第二半导体器件还包括完全围绕所述第二纳米线的分立沟道区的第二栅电极堆叠体。0008在另一实施例中，一种制作纳米线半导体结构的方法包括在衬底之上形成第一有。
6、源层，所述第一有源层具有第一晶格常数。在所述第一有源层上形成第二有源层，所述第二说明书CN104126222A2/9页6有源层具有大于所述第一晶格常数的第二晶格常数。具有单轴拉伸应变的第一纳米线由所述第一有源层形成。第一纳米线包括分立沟道区和处于分立沟道区两侧的源极区和漏极区。所述分立沟道区具有沿所述单轴拉伸应变的方向的电流流动方向。具有单轴压缩应变的第二纳米线由第二有源层形成。第二纳米线包括分立沟道区和处于分立沟道区两侧的源极区和漏极区。所述分立沟道区具有沿所述单轴压缩应变的方向的电流流动方向。将第一栅电极堆叠体形成为完全包围第一纳米线的分立沟道区。将第二栅电极堆叠体形成为完全包围第二纳米线。
7、的分立沟道区。0009在另一实施例中，一种PMOS半导体器件包括设置在衬底之上的、具有单轴压缩应变的纳米线。所述纳米线包括具有沿所述单轴压缩应变的方向的电流流动方向的分立沟道区。所述纳米线还包括设置在所述分立沟道区的两侧的P型源极区和漏极区。P型栅电极堆叠体完全围绕所述分立沟道区。附图说明0010图1A示出了根据本发明的实施例的基于纳米线的半导体结构的三维截面图。0011图1B示出了根据本发明的实施例的沿AA轴得到的图1A的基于纳米线的半导体结构的截面沟道视图。0012图1C示出了根据本发明的实施例的沿BB轴得到的图1A的基于纳米线的半导体结构的截面间隔体视图。0013图2示出了根据本发明的实。
8、施例的具有压缩单轴应变的纳米线的有角度视图。0014图3示出了根据本发明的实施例的具有拉伸单轴应变的纳米线的有角度视图。0015图4A4F示出了根据本发明的实施例的表示纳米线半导体结构的制造方法中的各项操作的三维截面图。0016图5示出了根据本发明的实施例的另一基于纳米线的半导体结构的三维截面图。0017图6示出了根据本发明的一种实施方式的计算装置。具体实施方式0018描述单轴应变纳米线结构。在下述说明中阐述很多具体的细节，例如，具体的纳米线集成方案和材料方案，以提供对本发明的实施例的彻底理解。对于本领域技术人员而言，显然可以在不需要这些具体细节的情况下实践本发明的实施例。在其他实例中，未描述。
9、诸如集成电路设计布局的众所周知的特征，以避免对本发明的实施例造成不必要的含糊不清。此外，应当理解附图所示的各种实施例只是说明性的表示，并且未必是按比例绘制的。0019本发明的一个或多个实施例致力于提高NMOS晶体管或PMOS晶体管或两者的沟道迁移率。可以利用应变，例如，沟道区域内的应变提高迁移率。因而，文中描述的一种或多种方案在NMOS和PMOS晶体管两者的沟道区内都提供了适当的应变。在实施例中，提供了应变NMOS和PMOS纳米线。0020可以采用应变绝缘体上硅堆叠体作为制造具有应变沟道区的基于纳米线的器件的起始点。例如，在一个实施例中，采用这样的衬底的应变硅层作为第一有源层。之后，采用硅锗S。
10、IGE在第一有源层上形成第二有源层，该硅锗SIGE具有比制作初始应变绝缘体上硅衬底所采用的GE更高的GE。在对包括第一和第二有源层的堆叠体进行图案化之说明书CN104126222A3/9页7后，所述SIGE层的其余部分具有沿鳍N的电流流动方向的压缩单轴应力，而硅层的其余部分则具有沿鳍的电流流动方向的拉伸单轴应力。在替换金属栅操作中，将硅对于PMOS器件而言或者SIGE对于NMOS器件而言从鳍堆叠体中去除，以制作具有栅极全包围结构的纳米线。下文将联系附图更加详细地描述上述方案连同其他用于形成基于应变纳米线的器件的方案。0021例如，图1A示出了根据本发明的实施例的基于纳米线的半导体结构的三维截面。
11、图。图1B示出了沿AA轴取得的图1A的基于纳米线的半导体结构的截面沟道视图。图1C示出了沿BB轴得到的图1A的基于纳米线的半导体结构的截面间隔体视图。0022参考图1A，半导体器件100包括设置在衬底102之上的一个或多个垂直堆叠的纳米线104组。文中的实施例既以单线器件为目标，又以多线器件为目标。作为例子，示出了具有纳米线104A、104B和104C的基于三纳米线的器件，以达到举例说明的目的。为了便于描述，采用纳米线104A作为例子，其中，描述的重点只落在所述纳米线之一上。应当理解，在描述一个纳米线的属性的情况下，基于多个纳米线的实施例对于每一纳米线可以具有相同的属性。0023纳米线104中。
12、的每者包括设置在纳米线内的沟道区106。沟道区106具有长度L。参考图1B，沟道区还具有与长度L正交的周长。参考图1A和图1B两者，栅电极堆叠体108围绕沟道区106中的每者的整个周长。栅电极堆叠体108包括栅电极连同设置在沟道区106和栅电极未示出之间的栅极电介质层。沟道区106是分立的，因为其完全被栅电极堆叠体108包围，而没有任何居间材料例如，下层衬底材料或者上覆沟道制作材料。相应地，在具有多个纳米线104的实施例中，纳米线的沟道区106也是相对于彼此分立的，如图1B所示。0024再次参考图1A，纳米线104中的每者还包括设置在所述沟道区的两侧上的所述纳米线内的源极区和漏极区110和11。
13、2。将一对接触部114设置到源极区/漏极区110/112之上。在具体实施例中，所述的一对接触部114围绕源极/漏极区110/112中的每者的整个周界，如图1A所示。也就是说，在实施例中，源极/漏极区110/112是分立的，因为它们完全被接触部114包围而没有任何居间材料例如，下层衬底材料或上覆沟道制作材料。相应地，在这样的具有多个纳米线104的实施例中，纳米线的源极/漏极区110/112也是相对于彼此分立的。0025再次参考图1A，在实施例中，半导体器件100还包括一对间隔体116。间隔体116设置于栅电极堆叠108和所述的一对接触部114之间。如上文所述，在至少几个实施例中，将所述沟道区以及。
14、源极/漏极区制作成分立的。但是，并不是纳米线104的所有区域都必须是分立的，或者并不能够将纳米线104的所有区域都做成分立的。例如，参考图1C，纳米线104A104C在间隔体116下面的位置上不是分立的。在一个实施例中，纳米线104A104C的堆叠体具有位于其间的居间半导体材料118，例如，介于硅纳米线之间的硅锗，或反之亦然，如下文将联系图4A4F描述那样。在一个实施例中，底部纳米线104A仍然与衬底102的一部分接触，例如，与设置在体块衬底上的绝缘层部分接触。因而，在实施例中，所述多个垂直堆叠的纳米线在所述间隔体中的一者或两者下面的部分是非分立的。0026根据本发明的实施例，所述半导体器件1。
15、00的一个或多个纳米线104是单轴应变纳米线。因而，半导体器件可以是由单个单轴应变纳米线例如，104A或者多个垂直堆叠说明书CN104126222A4/9页8的单轴应变纳米线104A104C制作的，如图1A所示。所述单轴应变纳米线或多个纳米线可以借助拉伸应变或压缩应变而发生单轴应变。例如，根据本发明的一个或多个实施例，图2示出了具有压缩单轴应变的纳米线的有角度的视图，而图3示出了具有拉伸单轴应变的纳米线的有角度的视图。0027参考图2，纳米线1041具有设置于其内的分立沟道区C。在所述沟道区C的两侧将源极区S和漏极区D设置到所述纳米线1041内。纳米线1041的分立沟道区具有沿单轴压缩应变方向。
16、指向彼此的箭头从源极区S到漏极区D的电流流动方向。在实施例中，具有单轴压缩应变的单轴应变纳米线1041由硅锗SIXGEY，其中，0面。在实施例中，从图1B所示的截面的角度来看，单轴应变纳米线104的尺寸处于纳米级。例如，在具体的实施例中，单轴应变纳米线104的最小尺寸小于大约20纳米。0031在图1B中将沟道区106中的每者的宽度和高度示为大约相同，但是它们未必如此。例如，在另一实施例中未示出，单轴应变纳米线104的宽度显著大于高度。在具体实施例中，宽度大约比高度大210倍。可以将具有这样的几何结构的纳米线称为纳米带。在替代实施例中也未示出，所述纳米带被垂直取向。也就是说，单轴应变纳米线104。
17、中的每者具有宽度和高度，而宽度显著小于高度。0032在一实施例中，再次参考图1A，栅电极堆叠体108的栅电极由金属栅极构成，并且栅极电介质层由高K材料构成。例如，在一个实施例中，构成所述栅极电介质层的材料可以说明书CN104126222A5/9页9是但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌或其组合。此外，栅极电介质层的一部分可以包括一层自然NATIVE氧化物，所述氧化物是由纳米线104的顶部的很少的几层形成的。在实施例中，所述栅极电介质层由顶部高K部分和由半导体材料的氧化物构成的下面部分构成。在一个实施例中。
18、，栅极电介质层由氧化铪的顶部和二氧化硅或氮氧化硅的底部构成。0033在一个实施例中，栅电极由金属层构成，所述金属层例如是但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在具体实施例中，栅电极由形成于金属功函数设置层上面的非金属功函数设置填充材料构成。0034在一实施例中，间隔体116由绝缘电介质材料构成，绝缘电介质材料例如是但不限于二氧化硅、氮氧化硅或氮化硅。在实施例中，接触部114由金属物类制作而成。所述金属物类可以是纯金属，例如，镍或钴，或者可以是合金，例如，金属金属合金或者金属半导体合金例如，硅化物材料。0035尽管上文描述。
19、的器件100是针对单个器件的，例如，NMOS或PMOS器件，但是也可以将CMOS架构形成为包括设置在同一衬底上面或之上的NMOS和PMOS的基于纳米线的应变沟道器件。例如，根据本发明的另一实施例，一种半导体结构包括第一半导体器件。所述第一半导体器件包括设置在衬底之上的第一纳米线。所述第一纳米线具有单轴拉伸应变，并且包括分立的沟道区以及处于所述分立沟道区的两侧的源极区和漏极区。所述分立沟道区具有沿单轴拉伸应变的方向的电流流动方向。第一栅电极堆叠体将第一纳米线的分立沟道区完全包围。0036所述CMOS半导体结构还包括第二半导体器件，该器件包括设置在所述衬底之上的第二纳米线。所述第二纳米线具有单轴压。
20、缩应变，并且包括分立的沟道区以及处于所述分立沟道区的两侧的源极区和漏极区。所述分立沟道区具有沿单轴压缩应变的方向的电流流动方向。第二栅电极堆叠体将第二纳米线的分立沟道区完全包围。0037在实施例中，所述第一纳米线由硅构成，所述第二纳米线由硅锗SIXGEY，其中，0X100，0Y100构成。在一个这样的实施例中，第一半导体器件是NMOS器件，第二半导体器件是PMOS器件。在一个实施例中，X约为30，Y约为70。但是，也可以选择其他化学定量关系，只要它们保持层内的应变即可，例如，作为替代可以采用SI40GE60。在实施例中，所述CMOS半导体结构可以是从起始的绝缘体上半导体衬底制作而成的。因而，在。
21、一个实施例中，将第一和第二纳米线设置到体块晶体衬底之上，所述衬底具有设置于其上的居间电介质层。0038在实施例中，所述第一和第二纳米线中的每者的源极区和漏极区是分立的。而且，在一个这样的实施例中，第一半导体器件还包括第一对完全包围所述第一纳米线的分立源极区和漏极区的接触部，所述第二半导体器件还包括第二对完全包围所述第二纳米线的分立源极区和漏极区的接触部。在实施例中，所述CMOS半导体结构还包括设置在所述第一栅电极堆叠体和所述第一对接触部之间的第一对间隔体以及设置在所述第二栅电极堆叠体和所述第二对接触部之间的第二对间隔体。0039在实施例中，所述第一和第二纳米线中的每者的一部分是非分立的。在实施。
22、例中，说明书CN104126222A6/9页10第一半导体器件还包括具有单轴拉伸应变并且与所述第一纳米线垂直堆叠的一个或多个额外的纳米线。同时，所述第二半导体器件还包括具有单轴压缩应变并且与所述第二纳米线垂直堆叠的一个或多个额外的纳米线。0040在另一方面中，提供了制作纳米线半导体结构的方法。例如，图4A4F示出了根据本发明的实施例的表示纳米线半导体结构的制造方法中的各项操作的三维截面图。0041在实施例中，一种制作纳米线半导体结构的方法可以包括既形成PMOS的基于纳米线的半导体器件，又形成相邻的NMOS的基于纳米线的半导体器件。可以通过在衬底之上形成纳米线来制作每一器件。在最终将两个单轴应变。
23、纳米线的形成提供用于NMOS和PMOS的基于纳米线的半导体器件中的每者的具体实施例中，图4A示出了初始结构400，该结构具有衬底402例如，由体块衬底硅衬底402A连同其上的绝缘硅氧化物层402B构成以及设置于其上的硅层404/硅锗层406/硅层408/硅锗层410的堆叠体。0042根据本发明的实施例，使硅层404、硅锗层406、硅层408和硅锗层410中的每者都产生应变。在一个这样的实施例中，硅层404和408具有拉伸应变，而硅锗层406和410则具有压缩应变。再次参考图4A，在示范性实施例中，通过在具有形成于处于下层体块衬底的顶部的绝缘体层上的初始应变硅层的晶片上生长存在应变的硅锗层和硅层。
24、，来提供结构400。在具体的实施例中，初始结构是处于这样的晶片上的双轴拉伸应变硅层。在特殊实施例中，硅层404所具有的应变相当于该层是在驰豫RELAXEDSI70GE30上生长的，例如包含“虚拟衬底”。接下来，生长SI30GE70层层406。由于应变硅层404和SI30GE70晶格参数之间的变动量的原因，SI30GE70层406受到压缩应变，其具有相当于对40硅锗的双轴应变。之后生长第二拉伸应变硅层408和第二压缩应变SI30GE70层410。0043参考图4B，采用例如掩模和等离子体蚀刻工艺将硅层404/硅锗层406/硅层408/硅锗层410堆叠体的一部分以及二氧化硅层402B的顶部图案化成。
25、鳍式结构412。因而，在实施例中，通过图案化提供了鳍式结构412，由此在硅层和硅锗层的每者的两侧形成了自由表面。在一个这种实施例中，沿宽度方向引入所述自由表面在某种程度上降低了硅层和硅锗层内的双轴应力。于是，在形成分立纳米线之后如下文联系图4E所述，将硅层和硅锗层中残余的双轴应力转换为占优势的如果不是全部的话单轴应力，如上文联系图2和图3所述。0044在说明三栅极结构的形成的具体例子中，图4C示出了具有设置于其上的三个牺牲栅极414A、414B和414C的鳍式结构412。在一个这样实施例中，所述三个牺牲栅极414A、414B和414C由牺牲栅极氧化物层416和牺牲多晶硅栅极层418构成，例如，。
26、所述层是毯式沉积的并采用等离子体蚀刻工艺来图案化。0045紧随进行图案化以形成三个牺牲栅极414A、414B和414C之后，可以在三个牺牲栅极414A、414B和414C的侧壁上形成间隔体，可以在图4C所示的鳍式结构412的区域420中执行掺杂例如，尖端和/或源极和漏极类型的掺杂，并且可以形成层间电介质层，以覆盖继而重新暴露所述的三个牺牲栅极414A、414B和414C。之后，可以对所述层间电介质层抛光，从而暴露所述三个牺牲栅极414A、414B和414C，以供替换栅极或后栅极GATELAST工艺之需。参考图4D，使三个牺牲栅极414A、414B和414C连同间隔体422和层间电介质层424露。
27、出。0046之后，可以在替换栅极或后栅极工艺流程中去除牺牲栅极414A、414B和414C，以说明书CN104126222A107/9页11露出鳍式结构412的沟道部分。参考图4E的左手侧部分，在采用鳍式结构412制作NMOS器件的情况下，去除牺牲栅极414A、414B和414C，以提供沟槽426。去除硅锗层406和410的通过沟槽426露出的部分以及绝缘二氧化硅层402B的暴露部分，从而留下硅层404和408的分立部分，例如，以留下具有单轴拉伸应变的分立硅纳米线。0047参考图4E的右手侧部分，在采用鳍式结构412制作PMOS器件的情况下，去除牺牲栅极414A、414B和414C，以提供沟槽。
28、428。去除硅层404和408的通过沟槽428暴露的部分，从而留下硅锗层406和410的分立部分，例如，以留下具有单轴压缩应变的硅锗纳米线。0048在实施例中，采用湿法蚀刻选择性地蚀刻硅层404和408，该湿法蚀刻选择性地去除硅404、408，而不对硅锗纳米线结构406和410进行蚀刻。例如，可以利用诸如水成氢氧化物化学试剂的蚀刻化学试剂例如包括氢氧化铵和氢氧化钾对硅进行选择性地蚀刻。在另一实施例中，采用湿法蚀刻选择性地蚀刻硅锗层406和410，该湿法蚀刻选择性地去除硅锗，而不对硅纳米线结构404和408进行蚀刻。例如，可以利用诸如羧酸/硝酸/HF化学试剂和柠檬酸/硝酸/HF的蚀刻化学试剂选择。
29、性地蚀刻硅锗。因而，可以从鳍式结构412中去除硅层以形成硅锗纳米线，或者可以从鳍式结构412去除硅锗层以形成硅沟道纳米线。0049在一个实施例中，图4E所示的硅层404和408NMOS或者硅锗层PMOS的分立部分最终将变成基于纳米线的结构中的沟道区。因而，在图4E所示的处理阶段中，可以执行沟道工程设计或者调节。例如，在一个实施例中，采用氧化和蚀刻工艺减薄图4E的左手侧部分所示的硅层404和408的分立部分或者图4E的右手侧部分所示的硅锗层406和410的分立部分。可以在通过蚀刻相对的硅层或者硅锗层而分离所述线的同时执行这样的蚀刻过程。相应地，由硅层404和408或者由硅锗层406和410形成的。
30、初始线开始较厚，继而被减薄到适于纳米线器件中的沟道区的尺寸，其不依赖于器件的源极区和漏极区的尺寸设定。0050紧随图4E所示的分立沟道区的形成，可以执行高K栅极电介质和金属栅极处理，并且可以添加源极和栅极接触部。在说明两个硅纳米线NMOS之上的或者两个硅锗纳米线PMOS之上的三个栅极结构的形成的具体例子中，图4F示出了在NMOS栅极堆叠体430或PMOS栅极堆叠体432的沉积之后的结构。栅极堆叠体可以由高K栅极电介质层以及相应的N型或P型金属栅电极层构成。此外，图4F示出了在形成永久性栅极堆叠体之后接着去除层间电介质层424得到的结果。可以代替在图4E中剩余的层间电介质层424来形成接触部。在。
31、实施例中，在去除424和形成接触部434的过程中的某一阶段上，还可以执行源极和漏极工程设计。0051因而，或许更一般而言，在一实施例中，一种制作纳米线半导体结构的方法包括在衬底之上形成第一有源层。所述第一有源层具有第一晶格常数。之后，在第一有源层上形成第二有源层。第二有源层具有大于第一晶格常数的第二晶格常数。在一个这样的实施例中，第一有源层由硅构成，第二有源层由硅锗SIXGEY，其中，0X100，0Y100构成。例如，对于具有单线PMOS器件和单线NMOS器件的CMOS结构而言，有源层的数量可以到此为止。或者，如上文所例示，可以重复额外的第一和第二有源层，直到最终提供了多线器件。0052在实施。
32、例中，在具有设置于其上的居间电介质层的体块晶体衬底之上形成所述第一有源层。在所述居间电介质层上形成所述第一有源层。在一个这样的实施例中，所述第一有源层由硅构成，并且通过首先在具有大致为SI70GE30的顶层的衬底上形成硅层来形成第一有源层。之后将所述硅层从所述SI70GE30层转移至所述居间电介质层。在具体的此类说明书CN104126222A118/9页12实施例中，第二有源层大致由SI30GE70构成。0053所述方法然后包括由所述第一有源层形成具有单轴拉伸应变的第一纳米线。第一纳米线包括分立沟道区以及处于分立沟道区两侧的源极区和漏极区。所述分立沟道区具有沿所述单轴拉伸应变的方向的电流流动方。
33、向。具有单轴压缩应变的第二纳米线由第二有源层形成。第二纳米线包括分立沟道区和处于分立沟道区两侧的源极区和漏极区。所述分立沟道区具有沿所述单轴压缩应变的方向的电流流动方向。在实施例中，由所述第一有源层形成第一纳米线包括选择性地去除第二有源层的一部分。同时，由所述第二有源层形成第二纳米线包括选择性地去除第一有源层的一部分。0054之后，所述方法包括形成第一栅电极堆叠体，使之完全包围所述第一纳米线的分立沟道区。将第二栅电极堆叠体形成为完全包围第二纳米线的分立沟道区。之后，可以执行后续处理操作，例如，接触部形成和后端互连形成。0055在替代实施例中，在体块晶片上而不是绝缘体上硅晶片上制作与上文描述的纳。
34、米线器件类似的器件。例如，图5示出了根据本发明的实施例的另一基于纳米线的半导体结构的三维截面图。0056参考图5，采用驰豫硅锗缓冲层502提供用于应变硅层504和508NMOS或者应变硅锗层506和510PMOS的模板。采用掺杂例如，使得底部线是OMEGAFET或者紧随鳍图案化的鳍下柱POSTUNDERN氧化过程将上面形成了驰豫硅锗缓冲层502的衬底与所述线隔离。之后，在实施例中，在形成于具有顶部表面层例如，缓冲层的体块晶体衬底上的第一有源层例如硅上形成第二有源层例如，具有第一化学定量关系的SIGE，所述顶部表面层例如，具有第二不同的化学定量关系的SIGE层具有处于所述第一和第二晶格常数之间的。
35、晶格常数。在第一有源层和体块衬底的所述缓冲层之间不设置居间全局电介质层。在具体实施例中，将拉伸应变硅纳米线和压缩应变硅锗纳米线两者都制作到驰豫硅锗衬底上。0057因此，本发明的一个或多个实施例包括用于获得基于纳米线的PMOS器件的提高的空穴迁移率的压缩应变以及用于获得基于纳米线的NMOS器件的提高的电子迁移率的拉伸应变。在一个实施例中，在同一衬底之上制作一个或多个应变硅层例如，与驰豫SI70GE30匹配的晶格以及一个或多个应变SIGE层。在实施例中，应变硅器件和应变硅锗器件由这样的层形成，以提高器件性能或者使器件性能最大化。在实施例中，可以通过一个或多个上文所述的方案制作NMOS和PMOS单轴。
36、应变纳米线或纳米带器件。PMOS晶体管可以包括具有沿电流流动方向的单轴压缩应变的SIGE，而NMOS晶体管可以包括具有沿电流流动方向的单轴拉伸应变的硅。0058图6示出了根据本发明的一种实施方式的计算装置600。所述计算装置600包含板602。板602可以包括若干部件，其包括但不限于处理器604和至少一个通信芯片606。将处理器604物理和电耦合至板602。在一些实施方式中，还将至少一个通信芯片606物理和电耦合至板602。在其他的实施方式中，通信芯片606是处理器604的部分。0059根据其应用，计算装置600可以包括其他部件，这些部件可以物理和电耦合至板602，也可以不物理和电耦合至板60。
37、2。这些其他部件包括但不限于易失性存储器例如，DRAM、非易失性存储器例如，ROM、闪速存储器、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码译码器、视频编码说明书CN104126222A129/9页13译码器、功率放大器、全球定位系统GPS装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置例如，硬盘驱动器、光盘CD、数字通用盘DVD等。0060通信芯片606能够实现用于向数据传输到计算装置600和传输来自计算装置600的数据的无线通信。术语“无线”及其派生词可以用来描述通过使用调制电磁辐射通过非固态介质来传输数据的电路、装置、。
38、系统、方法、技术、通信信道等。该术语并非暗示相关装置不含有任何布线，虽然在一些实施例中它们可能不含有。通信芯片606可以实施若干无线标准或协议中的任何标准或协议，其包括但不限于WIFIIEEE80211系列、WIMAXIEEE80216系列、IEEE80220、长期演进LTE、EVDO、HSPA、HSDPA、HSUPA、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生物以及任何其他被命名为3G、4G、5G或更高代的无线协议。计算装置600可以包括多个通信芯片606。例如，第一通信芯片706可以专用于较短范围的无线通信，例如，WIFI和蓝牙，第二通信芯片606可以专用于较长。
39、范围的无线通信，例如，GPS、EDGE、GPRS、CDMA、WIMAX、LTE、EVDO及其他。0061计算装置600的处理器604包括封装在处理器604内的集成电路裸片。在本发明的一些实施方式中，处理器的集成电路裸片包括一个或多个器件，例如，根据本发明的实施方式构建的纳米线晶体管。术语“处理器”可以指任何对来自寄存器和/或存储器的电子数据进行处理从而将该电子数据变换为其他可以存储在寄存器和/或存储器内的其他电子数据的装置或装置的部分0062通信芯片606也包括封装在通信芯片606内的集成电路裸片。根据本发明的另一实施方式，通信芯片的集成电路裸片包括一个或多个器件，例如，根据本发明的实施方式构。
40、建的纳米线晶体管。0063在其他的实施方式中，容纳在计算装置600内的另一部件可以包含集成电路裸片，所述集成电路裸片包括一个或多个器件，例如，根据本发明的实施方式构建的纳米线晶体管。0064在各种实施方式中，计算装置600可以是膝上型电脑、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理PDA、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字视频记录仪。在其他实施方式中，计算装置600可以是任何其他处理数据的电子装置。0065因而，公开了单轴应变纳米线结构。在实施例中，半导体器件包括设置在衬底之上的多个垂直堆叠。
41、的单轴应变纳米线。所述单轴应变纳米线中的每者包括设置在所述单轴应变纳米线内的分立沟道区。所述分立沟道区具有沿单轴应变方向的电流流动方向。在所述分立沟道区的两侧将源极区和漏极区设置到所述纳米线内。栅电极堆叠体完全包围所述分立沟道区。在一个实施例中，单轴应变纳米线的每者由硅构成，而单轴应变为单轴拉伸应变。在一个实施例中，单轴应变纳米线中的每者由硅锗SIXGEY，其中，0X100，0Y100构成，而单轴应变是单轴压缩应变。说明书CN104126222A131/8页14图1A图1B图1C说明书附图CN104126222A142/8页15图2图3图4A说明书附图CN104126222A153/8页16图4B图4C说明书附图CN104126222A164/8页17图4D说明书附图CN104126222A175/8页18图4E说明书附图CN104126222A186/8页19图4F说明书附图CN104126222A197/8页20图5说明书附图CN104126222A208/8页21图6说明书附图CN104126222A21。