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1、10申请公布号CN104143522A43申请公布日20141112CN104143522A21申请号201310170494322申请日20130509H01L21/76220060171申请人中芯国际集成电路制造（上海）有限公司地址201203上海市浦东新区张江路18号72发明人张海洋王冬江74专利代理机构北京集佳知识产权代理有限公司11227代理人骆苏华54发明名称一种浅沟槽的形成方法57摘要本发明提供一种浅沟槽的形成方法，其包括采用至少一步刻蚀步骤刻蚀半导体衬底，形成沟槽，并在每步刻蚀步骤后，采用具有电负性的等离子体进行等离子清洗工艺清洗已形成的部分浅沟槽。本发明中，等离子体清洗工艺可。
2、有效清除，在刻蚀工艺后滞留在浅沟槽中的带电粒子，从而防止带电粒子的累积在刻蚀所产生的副产物上，并由此造成的对于后续刻蚀工序的阻碍，以及后续形成的浅沟槽的形态。此外，提高对于带电粒子清洗力度，避免带电粒子在沟槽中的累积，可有效防止由于电子在沟槽中累积而造成的STI的漏电现象出现。51INTCL权利要求书2页说明书8页附图8页19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书8页附图8页10申请公布号CN104143522ACN104143522A1/2页21一种浅沟槽的形成方法，其特征在于，包括在半导体衬底上形成掩膜图形；以所述掩膜图形为掩膜，采用至少一步刻蚀步骤刻蚀所述半导体。
3、衬底，形成沟槽；在每步刻蚀步骤后，进行等离子体清洗工艺，所述等离子体为电负性。2如权利要求1所述的浅沟槽的形成方法，其特征在于，所述等离子体清洗工艺包括步骤通入至少包括CO和CO2中的一种的混合气体；在射频条件下等离子体化所述混合气体。3如权利要求2所述的浅沟槽的形成方法，其特征在于，所述射频条件包括射频源功率为2001500W，压力为5100MTORR。4如权利要求1所述的浅沟槽的形成方法，其特征在于，所述等离子体的流量为202000CCM。5如权利要求1所述的浅沟槽的形成方法，其特征在于，所述刻蚀步骤持续时间与等离子体清洗工艺持续时间的比为1121。6如权利要求1所述的浅沟槽的形成方法，其。
4、特征在于，所述等离子体清洗工艺在第二偏置电压下进行。7如权利要求6所述的浅沟槽的形成方法，其特征在于，所述第二偏置电压为5000V。8如权利要求6所述的浅沟槽的形成方法，其特征在于，所述刻蚀步骤包括向反应腔中通入刻蚀气体；等离子化所述刻蚀气体；在第一偏置电压下，以所述掩膜图形为掩膜，刻蚀所述半导体衬底。9如权利要求8所述的浅沟槽的形成方法，其特征在于，所述第一偏置电压与第二偏置电压的极性相反。10如权利要求9所述的浅沟槽的形成方法，其特征在于，所述第一偏置电压为50700V。11如权利要求8所述的浅沟槽的形成方法，其特征在于，所述刻蚀步骤在射频源功率为7001500W，压力为520MTORR条。
5、件下进行。12如权利要求8所述的浅沟槽的形成方法，其特征在于，所述刻蚀气体包括HRR、CL2、SF4、SF3、O2和N2中的一种或多种组合。13如权利要求8所述的浅沟槽的形成方法，其特征在于，所述刻蚀步骤还包括通入载气HE和/或AR。14如权利要求1所述的浅沟槽的形成方法，其特征在于，所述至少一步刻蚀步骤为一步刻蚀步骤；在所述刻蚀步骤后进行所述等离子体清洗工艺。15如权利要求1所述的浅沟槽的形成方法，其特征在于，所述至少一步刻蚀步骤为两步刻蚀步骤，包括第一步刻蚀步骤和第二步刻蚀步骤。16如权利要求15所述的浅沟槽的形成方法，其特征在于，还包括在对半导体衬底进行第一步刻蚀步骤之后，进行第一等离子。
6、体清洗工艺；权利要求书CN104143522A2/2页3第一等离子体清洗工艺后，对半导体衬底进行第二步刻蚀步骤，形成沟槽；进行第二等离子体清洗工艺。17如权利要求1所述的浅沟槽的形成方法，其特征在于，所述至少一步刻蚀步骤为三步刻蚀步骤，包括第一步刻蚀步骤、第二步刻蚀步骤和第三步刻蚀步骤。18如权利要求17所述的浅沟槽的形成方法，其特征在于，还包括在对半导体衬底进行第一步刻蚀步骤之后，进行第一等离子体清洗工艺；第一等离子体清洗工艺后，对半导体衬底进行第二步刻蚀步骤，之后，进行第二等离子体清洗工艺；第二等离子体清洗工艺后，对半导体衬底进行第三步刻蚀步骤，形成沟槽；进行第三等离子体清洗工艺。权利要求。
7、书CN104143522A1/8页4一种浅沟槽的形成方法技术领域0001本发明涉及半导体制备领域，尤其是涉及一种浅沟槽的形成方法。背景技术0002随着集成电路制造技术的发展，集成电路的特征尺寸（CD）不断减小。半导体器件间的排列越来越紧密，相应地对于各有源区域以及器件之间的电隔离性的要求也越发严格。0003在现有的电隔离技术中，STI（浅沟槽隔离）结构由于具有隔离区域面积小、超强的闩锁保护能力、几乎为零的场腐蚀、有源区倾斜角度非常小、有利于一步工艺的加工等优势，而成为微电子工艺进入深亚微米阶段后，最为常用的电隔离结构。0004现有在STI形成工艺包括先在半导体衬底上形成光掩模图案；之后以光掩模。
8、图案为掩膜刻蚀半导体衬底形成沟槽；接着向所述沟槽内填充绝缘介质，从而形成STI。0005浅沟槽的形成工艺中，干法蚀刻是最常用的工艺。干法刻蚀的刻蚀剖面是各向异性，具有良好的侧壁剖面控制和良好的CD控制，采用干法刻蚀工艺形成的沟槽具有良好的沟槽结构形态。在干法刻蚀工艺的刻蚀作用是通过化学作用、物理作用或是两者的结合共同完成。其过程包括先通过一高频电场将刻蚀气体被激发成等离子体状态，若化学作用，则等离子体产生包括自由基和反应原子的反应元素，若物理作用，等离子体产生包括正电离子的带能离子。反应元素与半导体衬底反应，刻蚀半导体衬底，带能力子受垂直于半导体衬底表面的电场加速，轰击半导体衬底，以溅射刻蚀去。
9、除半导体衬底表面材料。0006在干法刻蚀工艺中，等离子体产生的反应元素或是带能离子与半导体衬底作用形成沟槽，同时，也会产生大量的副产物。这些副产物会吸附大量带电粒子，并依附在沟槽内壁，影响后续制成的浅沟槽的绝缘性能。因而干法刻蚀过程中，需要采用循环通入惰性气体方式，清除聚集在沟槽和半导体衬底底面的副产物。0007而随着半导体技术的发展，在半导体衬底上形成的浅沟槽的纵深比逐步增大，对于浅沟槽内壁的副产物清洗越来越困难，现有的清洗工艺往往不能有效清洗浅沟槽内部的副产物，从而造成后续形成的浅沟槽隔离的电隔离性能缺陷。发明内容0008本发明解决的问题是，提供一种浅沟槽的形成方法，提高对于刻蚀后所产生的。
10、副产物的清洗效率，改善最终形成的浅沟槽形态，以及后续形成的STI的绝缘性能。0009为解决上述问题，本发明提供一种浅沟槽的形成方法，包括0010在半导体衬底上形成掩膜图形；0011以所述掩膜图形为掩膜，采用至少一步刻蚀步骤刻蚀所述半导体衬底，形成沟槽；0012在每步刻蚀步骤后，进行等离子体清洗工艺，所述等离子体为电负性。0013可选地，所述等离子体清洗工艺包括步骤说明书CN104143522A2/8页50014通入至少包括CO和CO2中的一种的混合气体；0015在射频条件下等离子体化所述混合气体。0016可选地，所述射频条件包括射频源功率为2001500W，压力为5100MTORR。0017可。
11、选地，所述等离子体的流量为202000CCM。0018可选地，所述刻蚀步骤持续时间与等离子体清洗工艺持续时间的比为1121。0019可选地，所述等离子体清洗工艺在第二偏置电压下进行。0020可选地，所述第二偏置电压为5000V。0021可选地，所述刻蚀步骤包括0022向反应腔中通入刻蚀气体；0023等离子化所述刻蚀气体；0024在第一偏置电压下，以所述掩膜图形为掩膜，刻蚀所述半导体衬底。0025可选地，所述第一偏置电压与第二偏置电压的极性相反。0026可选地，所述第一偏置电压为50700V。0027可选地，所述刻蚀步骤在射频源功率为7001500W，压力为520MTORR条件下进行。0028可。
12、选地，所述刻蚀气体包括HRR、CL2、SF4、SF3、O2和N2中的一种或多种组合。0029可选地，所述刻蚀步骤还包括通入载气HE和/或AR。0030可选地，所述至少一步刻蚀步骤为一步刻蚀步骤；0031在所述刻蚀步骤后进行所述等离子体清洗工艺。0032可选地，所述至少一步刻蚀步骤为两步刻蚀步骤，包括第一步刻蚀步骤和第二步刻蚀步骤。0033可选地，还包括0034在对半导体衬底进行第一步刻蚀步骤之后，进行第一等离子体清洗工艺；0035第一等离子体清洗工艺后，对半导体衬底进行第二步刻蚀步骤，形成沟槽；0036进行第二等离子体清洗工艺。0037可选地，所述至少一步刻蚀步骤为三步刻蚀步骤，包括第一步刻蚀。
13、步骤、第二步刻蚀步骤和第三步刻蚀步骤。0038可选地，还包括0039在对半导体衬底进行第一步刻蚀步骤之后，进行第一等离子体清洗工艺；0040第一等离子体清洗工艺后，对半导体衬底进行第二步刻蚀步骤，之后，进行第二等离子体清洗工艺；0041第二等离子体清洗工艺后，对半导体衬底进行第三步刻蚀步骤，形成沟槽；0042进行第三等离子体清洗工艺。0043与现有技术相比，本发明的技术方案具有以下优点0044采用至少一步刻蚀步骤刻蚀半导体衬底，形成浅沟槽，并在每步刻蚀步骤后，采用具有电负性等离子体进行等离子体清洗工艺进行清洗。由于等离子体清洗工艺采用具有电负性的等离子体可有效吸引浅沟槽以及半导体衬底上的正电离。
14、子，从而驱散在刻蚀工艺后基于电性以及反应腔中电势分步而聚集在浅沟槽中的带电粒子，并在清洗气流作用下将这些带电粒子以及副产物清除；有效提高浅沟槽内以及半导体衬底上方副产物和带电粒子清说明书CN104143522A3/8页6除效率，从而避免带电粒子以及的吸附有带电粒子的刻蚀副产物积聚在浅沟槽内，并由此阻碍后续刻蚀工序进程，以及对后续形成的浅沟槽结构形态的影响。此外，提高对于带电粒子清洗力度，可避免带电粒子在浅沟槽中的积聚，从而有效防止由于带电粒子在浅沟槽中积聚而造成的STI的漏电现象出现。0045进一步，在刻蚀步骤中，调整偏置功率源，以在半导体衬底表面形成正偏置电压，以引导刻蚀气体的等离子体移动方。
15、向，提高刻蚀速率；而等离子体清洗工艺中，调整偏置功率源，以在半导体衬底表面形成与刻蚀步骤中极性相反的负偏置电压，从而改变反应腔中的电势分步，驱散在刻蚀工艺中产生的堆积于浅沟槽中的带电粒子，增加电负性的等离子体捕捉正离子粒子的概率，从而提高清除这些带电粒子和带电粒子所附着的副产物的效率。附图说明0046图1至图6是本发明浅沟槽的形成方法的实施例1的示意图；0047图7至图10是本发明浅沟槽的形成方法的实施例2的示意图；0048图11至图16是本发明浅沟槽的形成方法的实施例3的示意图。具体实施方式0049正如背景技术所述，在干法刻蚀工艺中，通过高频电场中，将刻蚀气体被激发成等离子体状态，并通过设定。
16、半导体衬底表面的偏置电压等方式，形成垂直于硅片表面的电场，以引导等离子态气体，加速轰击、腐蚀硅片表面，从而形成坡度更为平滑，方向性更佳的浅沟槽。0050然而，在干法刻蚀过程中，在反应腔中形成的电场作用下，等离子态气体中的带正电的正电离子趋向于聚集到浅沟槽的底部，带负电的电子趋向于聚集到浅沟槽的顶部。大量的带电粒子依附在刻蚀产生的副产物上，使得副产物吸附在形成的浅沟槽侧壁和底部。而且随着半导体制备过程中，浅沟槽纵深比的增大，这些积聚带电粒子的副产物牢牢地吸附在浅沟槽内，增加了排气系统清除副产物的难度，从而造成后续形成的STI的漏电隐患。除此之外，基于电子的同性相斥性质，如在已成形的浅沟槽底部聚集。
17、的正电离子，使得后续到达的带正电粒子的轨迹发生偏转，阻碍了后续到达的正电离子进一步轰击浅沟槽底部，从而增加了对已形成的部分浅沟槽的进一步刻蚀的难度，并影响最终形成的浅沟槽的结构形态，进而影响后续形成的STI绝缘效果。0051为此，本发明一种浅沟槽的形成方法，包括至少一步刻蚀步骤，已在半导体衬底上形成浅沟槽，且在每一步刻蚀步骤后，进行等离子体清洗工艺，清洗已形成的浅沟槽中的带电粒子和刻蚀后产生的副产物，所述等离子体为电负性。等离子体清洗过程中，具有强电负性的等离子体可有效捕捉已形成的浅沟槽以及半导体衬底上的在前一步刻蚀步骤中形成的正电离子，从而破坏不同带电粒子在半导体衬底以及浅沟槽中的积聚分布，。
18、降低浅沟槽以及半导体衬底上的基于电性以及反应腔中的电势而积聚的带电粒子的聚集强度，提高滞留在浅沟槽中的带电粒子和副产物的清除效率。并由此确保后续的刻蚀步骤的有序进行，提高最终形成的浅沟槽的形态结构，以及抑制最终形成的STI的漏电隐患。0052在本发明的优选方案中，在等离子体清洗工艺中，半导体衬底表面所形成的偏置说明书CN104143522A4/8页7电压与刻蚀步骤的半导体表面形成的偏置电压的极性相反，从而改变反应腔中的电场方向，以驱散在刻蚀步骤中在已形成的浅沟槽中所聚集的带电粒子，提高等离子体清洗工艺中所用的等离子体捕捉带电粒子的概率，提高对于浅沟槽中的带电粒子和刻蚀副产物的清除效率。0053。
19、为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。附图15是本发明浅沟槽的形成方法的具体实施例的结构示意图。0054实施例10055图1至图6是本发明浅沟槽的形成方法的一个实施例的示意图。0056参考图1所示，提供一半导体衬底10。所述半导体衬底可以是单晶、多晶或非晶结构的硅、锗、砷化镓或硅锗（SIGE）化合物，也可以是绝缘体上硅（SOI）制成的半导体衬底。现有的半导体衬底皆可作为本发明的半导体衬底，在此不再一一列举。0057继续参考图1，在所述半导体衬底10上，由下至上依次形成热氧化层11、硬掩膜层12。其中，所述热氧化层11可利用热氧化工艺生长。
20、的方式形成，其结构致密，以在后续的工艺中保护其下方的半导体衬底10。本实施例中，所述硬掩膜层12优选为氮化硅层，其可采用化学气相沉积法（CVD）形成。0058参考图2所示，之后在所述硬掩膜层12上涂覆光刻胶层（图中未显示），并经曝光、显影等步骤，图案化所述硬掩膜层12，在所述硬掩膜层12内形成开口40，所述开口40与后续要在所述半导体衬底10内开设的浅沟槽结构相匹配。0059其中，本实施例中，在所述涂覆光刻胶前，可先在所述硬掩膜层12上有选择性地形成无定形碳层、DARC层（DIELECTRICANTIREFLECTCOATING，介质抗反射层）和BARC层（BOTTOMANTIREFLECTI。
21、VECOATING，底部抗反射涂层）中的一层或多层。之后，再沉积一层光刻胶层，并经曝光、显影工艺后，图案化所述光刻胶层，并以图案化后的光刻胶层为掩膜逐层刻蚀，直至将所述光刻胶层上的图案转移至所述硬掩膜层12上。所述无定形碳层、DARC层和BARC层在所述光刻胶层曝光过程中，可有效降低驻波效应并提高在所述光刻胶层16上形成的图形的对比度。但没有所述无定形碳层13、DARC层14和BARC层15并不阻碍在所述硬掩膜层12上形成图案的目的实现。0060之后，结合参考图3所示，以所述硬掩膜层12为掩膜，沿着所述开口40（图2所示）采用RIE（反应离子刻蚀）工艺刻蚀依次刻蚀所述热氧化层11和所述半导体衬。
22、底10，从而在所述半导体衬底10上形成所需的浅沟槽。0061所述RIE工艺刻蚀所述半导体衬底10的具体过程包括0062刻蚀步骤调节反应腔中的射频源，设定射频功率为7001500W，调整压力为520MTORR，同时调节偏置功率源，在半导体衬底10表面形成电压值为50700V的第一偏置电压。向反应腔中通入包括SF4的气体作为刻蚀气体，以所述硬掩膜12为掩膜，沿着所述开口41第一次刻蚀所述半导体衬底10，形成浅沟槽17。0063继续参考图3所示，刻蚀过程中，在高频电场作用下产生的电子21与通入反应腔中的SF4发生撞击，所述SF4分解成SF322、游离F基23和一个电子E（图中未标示）。所述游离F基2。
23、3沿着所述开口40腐蚀所述半导体衬底10裸露的表面，同时基于所述半导体衬底10表面的第一偏置电压形成的电场，所述SF322沿着所述开口40轰击所述半导体衬说明书CN104143522A5/8页8底10裸露的表面。在所述游离F基23和SF322的共同作用下，在所述半导体衬底10上形成所述浅沟槽17。所述刻蚀气体还可包括HRR、CL2、SF3、O2和N2中的一种或多种组合。现有的RIE刻蚀工艺所用的刻蚀气体均可采用，在此不再一一赘述。此外，在刻蚀步骤中，可同时通入载气HE和/或AR。其中，HE作为稀释气体，可有效提高刻蚀均匀度，从而提高刻蚀工艺的稳定性和安全性，AR可有效增加刻蚀气体的轰击能量以提。
24、高干法刻蚀速率。0064然而，基于在所述半导体衬底10的偏置电压以及射频电压而在反应腔中形成的电场E1作用下，反应腔中的带电粒子按着各自的电性，在浅沟槽的各部分出现积聚现象，带正电的正电离子（如SF322）趋向于聚集到浅沟槽的底部，带负电的电子趋向于聚集到浅沟槽的顶部，从而在所述浅沟槽17的底部形成正电荷区域，在所述浅沟槽17顶部形成负电荷区域。因而在后续的进一步刻蚀过程中，基于电子的同性相斥性质，使得SF322的轨迹发生偏转，增加SF322进一步轰击浅沟槽底部以进一步刻蚀的难度，并影响最终形成的浅沟槽的结构形态。除此之外在刻蚀过程中，同时产生副产物24，这些带电粒子还会吸附在所述副产物24上。
25、，使得副产物牢牢地吸附于浅沟槽17内壁。0065参考图4所示，图4为图3所示的刻蚀步骤后的等离子体清洗工艺示意图。在所述刻蚀步骤后，向反应腔中通入不会与所述半导体衬底10反应的清洗气体，所述清洗气体在射频条件下被激发成等离子态，从而进行等离子体清洗工艺，除去在上述刻蚀步骤中产生的，聚集在半导体衬底10上以及浅沟槽17内的带电粒子（包括正电离子和负电离子）和副产物24。其具体过程包括0066调节反应腔中的射频源，设定射频功率为2001500W，调整压力为5100MTORR。向反应腔中通入不会与半导体衬底发生反应的清洗气体，以清除反应腔中的副产物。本实施例中，所述清洗气体优选地至少含有CO、CO2。
26、中的一种的混合气体，进一步优选为CO和CO2的混合气体。所述包括CO和CO2的混合气体通入反应腔后，在上述射频条件下，被激发形成具有强电负性的等离子体30，所述等离子体30包括如CO和CO2在射频条件下会分解形成的诸如O2等具有强电负性的等离子状态粒子。所述等离子体30可有效捕捉正电离子。如本实施例中，在向所述反应腔中通入清洗气体被激发形成等离子体30后，所述等离子体30进入所述浅沟槽17底部，从而中和浅沟槽17的正电荷（如SF322），且所述等离子体30可有效捕捉浅沟槽17底部的正电离子，并基于气流作用，将这些正电离子带出反应腔中。同时，在所述正电离子被清除后，破坏了半导体衬底10以及浅沟槽。
27、17内的电荷分布平衡，所述位于浅沟槽17顶部的电子的聚积力降低，随着清洗气体的气流被清除出反应腔。本实施例中，所述等离子体30的流量优选为202000SCCM，进一步优选为100500SCCM，本实施例中，可通过调节通入的清洗气体流量以调节所述等离子体30的流量。在本实施例中，在所优选采用的包括CO和CO2清洗气体中，CO和CO2的流量比优选为2332。0067在本实施例的等离子体清洗工艺的优选方案中，可同时调节偏置功率源，在半导体衬底10表面形成，与刻蚀步骤中在半导体衬底10表面所形成的第一偏置电压极性相反的第二偏置电压，或是直接将所述半导体衬底10表面的偏置电压调至为0V。具体的，所述第二。
28、偏置电压为5000V。0068如图4所示，基于在所述半导体衬底10表面的第二偏置电压，在所述半导体衬底10上方形成与刻蚀步骤中，所形成的电场E1方向相反的电场E2。所述第二偏置电压设置说明书CN104143522A6/8页9可改变所述半导体衬底10上方的电势分步，从而驱使包括聚集于所述浅沟槽17底部的正电离子以及聚集于所述浅沟槽17顶端的电子的带电粒子移动，驱散原先积聚在一起的带电粒子。这些带电粒子被驱散后，有助于提高等离子体30对于正电离子的捕捉效率。所述第二偏置电压设置可避免各带电粒子基于各自电性以及刻蚀步骤中的第一偏置电压在反应腔内形成的电场，而牢固积聚在所述浅沟槽17以及半导体衬底10。
29、上，提高反应腔内的副产物及带电粒子的清洗效率。0069在本实施例中，所述刻蚀步骤和等离子体清洗工艺的条件参数，以及持续时间可根据实际需求作对应调整。优选地，所述等离子体清洗工艺持续时间与刻蚀步骤持续时间的比为1211。其中，所述时间比例若小于12则可能造成清洗力度不够，在所述半导体衬底10以及浅沟槽17内滞留较多的带电粒子以及副产物，从而造成后续制得的STI的漏电隐患，若大于11则造成等离子体的浪费，提高了等离子体清洗工艺成本。0070参考图5所示，在所述清洗步骤结束后，去除位于所述半导体衬底上方的所述热氧化层11和硬掩膜层12，形成浅沟槽18。0071参考图6所示，之后，采用圆角化工艺实现浅。
30、沟槽顶端和浅沟槽底部圆角化工艺，实现所述沟槽18圆角化。0072具体地可将形成所述浅沟槽18后的半导体衬底进行热氧化工艺，在所述半导体衬底10的表面以及所述浅沟槽18的内壁形成一层热氧化层19。0073在热氧化工艺中，所述浅沟槽18的尖角部分的氧化速度比其他位置快，尖角处的硅的消耗量也最大。在形成热氧化层19后，采用湿法刻蚀工艺去除所述热氧化层19后，尖角处的衬底材料被去除最多，从而在所述浅沟槽18的顶端和底部尖角处形成圆弧状弯角，形成浅沟槽20。在后续半导体制备过程中，有效降低电子在所述浅沟槽的拐角处出现带电粒子积聚的概率，进而提高后续形成的STI的电隔绝功效。0074实施例20075本实施。
31、例中在所述硬掩膜层12内形成开口40以前的步骤同实施例1，在此不再赘述。而只详细阐述区别点，即本实施例形成浅沟槽时包括两步刻蚀步骤，且每一步所述刻蚀步骤之后，均采用等离子体清洗工艺清洗已形成的浅沟槽，以去除在刻蚀步骤中形成的副产物和带电粒子。0076其具体过程包括0077第一步刻蚀步骤参考图7所示，向反应腔内通入刻蚀气体，并以所述硬掩膜层12为掩膜，沿着所述开口40刻蚀所述半导体衬底10，形成第一浅沟槽171。0078参考图8所示，在所述第一步刻蚀步骤后，对所述第一浅沟槽171以及半导体衬底10进行第一等离子清洗工艺，其具体过程包括向反应腔中通入清洗气体，以进行第一等离子体清洗工艺，清除在第一。
32、步刻蚀步骤中产生的，聚集在所述半导体衬底10上和第一浅沟槽171内的副产物和带电粒子。0079结合参考图9所示，在所述第一等离子体清洗工艺后，继续以所述硬掩膜层12为掩膜，沿着所述开口40在所述第一浅沟槽171的基础上继续刻蚀所述半导体衬底，以形成第二浅沟槽172。0080之后，参考图10所示，在所述第二浅沟槽172形成后，再次向反应腔中通入清洗气体，进行第二等离子体清洗工艺，以清除反应腔内，聚集在所述半导体衬底10上和第二浅说明书CN104143522A7/8页10沟槽172内的副产物和带电粒子。0081其中，所述第一步刻蚀步骤以及第二刻蚀步骤与实施1中的刻蚀步骤过程相似，所述第一等离子体清。
33、洗工艺和第二等离子体清洗工艺也与所述实施例1中的等离子体清洗工艺过程相似，在此不再赘述。0082其中，就如实施例1中所述，在所述刻蚀步骤中，可在所述半导体衬底10的表面会形成一正偏置电压。基于所述偏置电压，在所述半导体衬底10上方形成电场E1，基于所述电场的存在，反应腔中的正电离子大多积聚于所述第一浅沟槽171的底部，而负电离子积聚于所述第一浅沟槽171的顶端。这些在所述第一步刻蚀步骤后，在已形成的第一浅沟槽171内聚集的正电离子，基于电子同性相斥异性相吸的原理，会改变后续RIE刻蚀工艺中，正电离子对于半导体衬底的轰击轨道，从而改变最终形成的浅沟槽的结构形态，进而影响后续形成的STI的性能。在。
34、本实施中，在第一步刻蚀步骤后，采用第一等离子体清洗工艺及时而有效清除所述半导体衬底10和第一浅沟槽内171积聚的带电粒子和副产物，因而给第二步刻蚀步骤创造良好的刻蚀条件，并保证最终形成的浅沟槽18（图5所示）的结构形态。0083实施例30084在本发明的另一个实施例中，在所述硬掩膜层12内形成开口40以前的步骤同实施例1，在此不再赘述。而只是详细阐述区别，即本实施例形成浅沟槽时包括三步刻蚀步骤，且在每一步所述刻蚀步骤之后，均以采用等离子清洗工艺清洗已形成的浅沟槽，以去除在各刻蚀步骤中形成的副产物和带电粒子。0085其具体过程包括0086参考图11所示，以所述硬掩膜层12为掩膜，沿着所述开口40。
35、刻蚀所述半导体衬底10，进行第一步刻蚀步骤，形成第三浅沟槽1711；0087参考图12所示，之后，进行第一等离子体清洗工艺，去除所述第三浅沟槽1711内以及半导体衬底10上的带电粒子和副产物；0088参考图13所示，在第一等离子体清洗工艺后，在所述第三浅沟槽1711的基础上对半导体衬底10进行第二步刻蚀步骤，形成第四浅沟槽1712；0089参考图14所示，对所示第四浅沟槽1712和半导体衬底10进行第二等离子体清洗工艺；0090参考图15所示，在第二等离子体清洗工艺后，在所述第四浅沟槽1712基础上，继续对半导体衬底进行第三步刻蚀步骤，形成第五浅沟槽1713；0091参考图16所示，在所述第三。
36、步刻蚀步骤后，进行第三等离子体清洗工艺，清洗所述第五浅沟槽1713内的带电粒子和副产物。0092值得注意的是，上述各实施例只是列举了采用一步刻蚀步骤和一步等离子体清洗工艺，两步刻蚀步骤和两步等离子体清洗工艺，以及三步刻蚀步骤和三步刻蚀工艺的情况。本发明浅沟槽的形成方法并不局限于上述情况，其可根据实际情况需要，采用N（N2）步刻蚀工艺以在所述半导体衬底10内形成浅沟槽，且在每一步刻蚀步骤后采用等离子体清洗工艺去除前一刻蚀步骤中，在所述半导体衬底以及已形成的浅沟槽中积聚的带电粒子和副产物。而优选方案中，一次刻蚀步骤的持续时间为530秒，一次等离子体清洗工艺持续时间为320秒。这样可保证刻蚀速率同时。
37、，保证等离子体清洗工艺中对于副产物和带电粒子高效去除，从而保证最终形成的浅沟槽的结构形态，以及后续形成的STI的性能。说明书CN104143522A108/8页110093虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。说明书CN104143522A111/8页12图1图2说明书附图CN104143522A122/8页13图3图4说明书附图CN104143522A133/8页14图5图6说明书附图CN104143522A144/8页15图7图8说明书附图CN104143522A155/8页16图9图10说明书附图CN104143522A166/8页17图11图12说明书附图CN104143522A177/8页18图13图14说明书附图CN104143522A188/8页19图15图16说明书附图CN104143522A19。