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1、10申请公布号CN104103495A43申请公布日20141015CN104103495A21申请号201310113290622申请日20130402H01L21/02200601H01L23/52220060171申请人中芯国际集成电路制造（上海）有限公司地址201203上海市浦东新区张江路18号72发明人洪中山74专利代理机构北京集佳知识产权代理有限公司11227代理人骆苏华54发明名称具有MIM电容的半导体器件及其形成方法57摘要一种具有MIM电容的半导体器件及其形成方法，其中，所述形成方法包括提供基底和覆盖所述基底的第一层间介质层；形成位于第一层间介质层表面的MIM电容，所述MIM。
2、电容包括相互隔离、且横向交错的底部电极层和顶部电极层；形成覆盖所述MIM电容和第一层间介质层表面的第二层间介质层；形成贯穿所述第二层间介质层的第一导电插塞和第二导电插塞，所述第一导电插塞与MIM电容的顶部电极层的侧壁和部分表面相接触，所述第二导电插塞与MIM电容的底部电极层的侧壁和部分表面相接触。形成的半导体器件具有低电阻，所述半导体器件的性能优越。51INTCL权利要求书2页说明书10页附图5页19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书10页附图5页10申请公布号CN104103495ACN104103495A1/2页21一种具有MIM电容的半导体器件的形成方法，其。
3、特征在于，包括提供基底和覆盖所述基底的第一层间介质层；形成位于第一层间介质层表面的MIM电容，所述MIM电容包括相互隔离、且横向交错的底部电极层和顶部电极层；形成覆盖所述MIM电容和第一层间介质层表面的第二层间介质层；形成贯穿所述第二层间介质层的第一导电插塞和第二导电插塞，所述第一导电插塞与MIM电容的顶部电极层的侧壁和部分表面相接触，所述第二导电插塞与MIM电容的底部电极层的侧壁和部分表面相接触。2如权利要求1所述的具有MIM电容的半导体器件的形成方法，其特征在于，所述MIM电容的形成步骤包括形成位于所述第一层间介质层表面的底部电极层；形成覆盖所述底部电极层表面的隔离薄膜；形成覆盖所述隔离薄。
4、膜的顶部电极薄膜；形成位于所述顶部电极薄膜表面的第一掩膜层；以所述第一掩膜层为掩膜，刻蚀所述顶部电极薄膜和隔离薄膜，直至暴露出底部电极层，形成隔离层和覆盖所述隔离层表面的顶部电极层；待形成隔离层和顶部电极层后，去除所述第一掩膜层。3如权利要求1所述的具有MIM电容的半导体器件的形成方法，其特征在于，所述第一导电插塞和第二导电插塞的形成步骤包括形成位于所述第二层间介质层表面的第二掩膜层，所述第二掩膜层定义出第一导电插塞和第二导电插塞的位置；以所述第二掩膜层为掩膜刻蚀所述第二层间介质层，形成暴露出MIM电容的顶部电极层的侧壁和部分表面的第一开口，以及暴露出MIM电容的底部电极层的侧壁和部分表面的第。
5、二开口；向所述第一开口和第二开口内填充导电材料，形成第一导电插塞和第二导电插塞。4如权利要求1所述的具有MIM电容的半导体器件的形成方法，其特征在于，还包括形成位于所述基底内的互连金属层。5如权利要求4所述的具有MIM电容的半导体器件的形成方法，其特征在于，所述MIM电容位于相邻互连金属层之间区域。6如权利要求4或5所述的具有MIM电容的半导体器件的形成方法，其特征在于，所述第一导电插塞和/或第二导电插塞还贯穿所述第一层间介质层，与互连金属层电连接。7如权利要求4所述的具有MIM电容的半导体器件的形成方法，其特征在于，还包括形成覆盖所述基底和互连金属层的刻蚀停止层，所述第一层间介质层覆盖所述刻。
6、蚀停止层表面。8如权利要求1所述的具有MIM电容的半导体器件的形成方法，其特征在于，还包括在形成第一导电插塞和第二导电插塞前，形成覆盖所述第二层间介质层的金属硬掩膜层。9如权利要求8所述的具有MIM电容的半导体器件的形成方法，其特征在于，所述金属硬掩膜层的材料为氮化钛。10如权利要求1所述的具有MIM电容的半导体器件的形成方法，其特征在于，所述第一层间介质层的材料为低K材料、超低K材料或氧化物；所述第二层间介质层的材料为低K材料、超低K材料、氟硅玻璃或氧化物。11如权利要求1所述的具有MIM电容的半导体器件的形成方法，其特征在于，所述底部电极层的材料为氮化钛、钛、氮化钽或钽中的一种或多种组合；。
7、所述顶部电极层的材料为氮化钛、钛、氮化钽或钽中的一种或多种组合。权利要求书CN104103495A2/2页312一种具有MIM电容的半导体器件，其特征在于，包括基底和覆盖所述基底的第一层间介质层；位于第一层间介质层表面的MIM电容，所述MIM电容包括相互隔离、且横向交错的底部电极层和顶部电极层；覆盖所述MIM电容和第一层间介质层表面的第二层间介质层；贯穿所述第二层间介质层的第一导电插塞和第二导电插塞，所述第一导电插塞与MIM电容的顶部电极层的侧壁和部分表面相接触，所述第二导电插塞与MIM电容的底部电极层的侧壁和部分表面相接触。13如权利要求12所述的具有MIM电容的半导体器件，其特征在于，还包。
8、括位于所述基底内的互连金属层。14如权利要求13所述的具有MIM电容的半导体器件，其特征在于，所述MIM电容位于相邻互连金属层之间区域。15如权利要求13或14所述的具有MIM电容的半导体器件，其特征在于，所述第一导电插塞和/或第二导电插塞还贯穿所述第一层间介质层，与互连金属层电连接。16如权利要求13或14所述的具有MIM电容的半导体器件，其特征在于，还包括覆盖所述基底和互连金属层的刻蚀停止层，所述第一层间介质层覆盖所述刻蚀停止层表面。权利要求书CN104103495A1/10页4具有MIM电容的半导体器件及其形成方法技术领域0001本发明涉及半导体技术领域，特别涉及一种具有MIM电容的半导。
9、体器件及其形成方法。背景技术0002电容元件常用于如射频IC、单片微波IC等集成电路中作为电子无源器件。常见的电容元件包括金属氧化物半导体（MOS）电容、PN结电容以及MIM（METALINSULATORMETAL，简称MIM）电容等。其中，MIM电容对晶体管造成的干扰最小，且可以提供较好的线性度（LINEARITY）和对称度（SYMMETRY），因此，得到了更加广泛的应用，特别是混合信号（MIXEDSIGNAL）和射频（RF，RADIOFREQUENCY）领域。0003请参考图1，现有技术的具有MIM电容的半导体器件包括介质层10，位于介质层10表面的第一金属层11，位于第一金属层11和介质。
10、层10表面的层间介质层20，形成于层间介质层20中的MIM电容27，所述MIM电容27包括底部电极层24、与底部电极层24相对设置的顶部电极层26、以及位于底部电极层24和顶部电极层26之间的介电层25，位于层间介质层20表面的第二金属层31。所述MIM电容的顶部电极层26通过导电插塞22和第二金属层31相连，MIM电容的底部电极层24通过导电插塞21和第一金属层11相连。而所述层间介质层20中还具有导电插塞23，连接第二金属层31和第一金属层11。0004然而，现有技术形成的具有MIM电容的半导体器件的性能仍然有待提高，如何进一步提高具有MIM电容的半导体器件的性能，是目前亟需解决的问题。更。
11、多关具有MIM电容的半导体器件的形成方法，请参考公开号为US2008/0290459A1的美国专利文件。发明内容0005本发明解决的问题是提供一种具有MIM电容的半导体器件及其形成方法，进一步提高了具有MIM电容的半导体器件的性能。0006为解决上述问题，本发明的实施例提供了一种具有MIM电容的半导体器件的形成方法，包括0007提供基底和覆盖所述基底的第一层间介质层；0008形成位于第一层间介质层表面的MIM电容，所述MIM电容包括相互隔离、且横向交错的底部电极层和顶部电极层；0009形成覆盖所述MIM电容和第一层间介质层表面的第二层间介质层；0010形成贯穿所述第二层间介质层的第一导电插塞和。
12、第二导电插塞，所述第一导电插塞与MIM电容的顶部电极层的侧壁和部分表面相接触，所述第二导电插塞与MIM电容的底部电极层的侧壁和部分表面相接触。0011可选地，所述MIM电容的形成步骤包括形成位于所述第一层间介质层表面的底部电极层；形成覆盖所述底部电极层表面的隔离薄膜；形成覆盖所述隔离薄膜的顶部电极薄膜；形成位于所述顶部电极薄膜表面的第一掩膜层；以所述第一掩膜层为掩膜，刻蚀所说明书CN104103495A2/10页5述顶部电极薄膜和隔离薄膜，直至暴露出底部电极层，形成隔离层和覆盖所述隔离层表面的顶部电极层；待形成隔离层和顶部电极层后，去除所述第一掩膜层。0012可选地，所述第一导电插塞和第二导电。
13、插塞的形成步骤包括形成位于所述第二层间介质层表面的第二掩膜层，所述第二掩膜层定义出第一导电插塞和第二导电插塞的位置；以所述第二掩膜层为掩膜刻蚀所述第二层间介质层，形成暴露出MIM电容的顶部电极层的侧壁和部分表面的第一开口，以及暴露出MIM电容的底部电极层的侧壁和部分表面的第二开口；向所述第一开口和第二开口内填充导电材料，形成第一导电插塞和第二导电插塞。0013可选地，还包括形成位于所述基底内的互连金属层。0014可选地，所述MIM电容位于相邻互连金属层之间区域。0015可选地，所述第一导电插塞和/或第二导电插塞还贯穿所述第一层间介质层，与互连金属层电连接。0016可选地，还包括形成覆盖所述基底。
14、和互连金属层的刻蚀停止层，所述第一层间介质层覆盖所述刻蚀停止层表面。0017可选地，还包括在形成第一导电插塞和第二导电插塞前，形成覆盖所述第二层间介质层的金属硬掩膜层。0018可选地，所述金属硬掩膜层的材料为氮化钛。0019可选地，所述第一层间介质层的材料为低K材料、超低K材料或氧化物；所述第二层间介质层的材料为低K材料、超低K材料、氟硅玻璃或氧化物。0020可选地，所述底部电极层的材料为氮化钛、钛、氮化钽或钽中的一种或多种组合；所述顶部电极层的材料为氮化钛、钛、氮化钽或钽中的一种或多种组合。0021相应的，发明人还提供了一种具有MIM电容的半导体器件，包括0022基底和覆盖所述基底的第一层间。
15、介质层；0023位于第一层间介质层表面的MIM电容，所述MIM电容包括相互隔离、且横向交错的底部电极层和顶部电极层；0024覆盖所述MIM电容和第一层间介质层表面的第二层间介质层；0025贯穿所述第二层间介质层的第一导电插塞和第二导电插塞，所述第一导电插塞与MIM电容的顶部电极层的侧壁和部分表面相接触，所述第二导电插塞与MIM电容的底部电极层的侧壁和部分表面相接触。0026可选地，还包括位于所述基底内的互连金属层。0027可选地，所述MIM电容位于相邻互连金属层之间区域。0028可选地，所述第一导电插塞和/或第二导电插塞还贯穿所述第一层间介质层，与互连金属层电连接。0029可选地，还包括覆盖所。
16、述基底和互连金属层的刻蚀停止层，所述第一层间介质层覆盖所述刻蚀停止层表面。0030与现有技术相比，本发明的技术方案具有以下优点0031形成MIM电容时，打破了传统的顶部电极层位于底部电极层正上方的方法，而是使顶部电极层和底部电极层相互隔离、且横向交错。因此，后续形成的第一导电插塞不仅可以与顶部电极层的部分表面相接触，还可以与顶部电极层的侧壁相接触，同理，形成的第二说明书CN104103495A3/10页6导电插塞也可以既与底部电极层的部分表面相接触，还与底部电极层的侧壁相接触。从而增加了第一导电插塞与顶部电极层、以及第二导电插塞与底部电极层的接触面积，可有效降低具有MIM电容的半导体器件的电阻。
17、，提高半导体器件的性能。0032进一步的，形成的所述第一导电插塞和/或第二导电插塞与互连金属层电连接，其形成工艺简单，并且互连金属层与外界信号传输的方式灵活多样。0033由于MIM电容的顶部电极层和底部电极层横向交错，实现了第一导电插塞与顶部电极层的侧壁和部分表面相接触，第二导电插塞与底部电极层的侧壁和部分表面相接触，有效增加了第一导电插塞与顶部电极层、以及第二导电插塞与底部电极层的接触面积，降低了本发明实施例的具有MIM电容的半导体器件的电阻，有效提高了其性能。0034进一步的，所述第一导电插塞和/或第二导电插塞与互连金属层电连接，其结构简单，并且互连金属层与外界信号传输的方式灵活多样，所述。
18、具有MIM电容的半导体器件的性能优越。附图说明0035图1是现有技术的具有MIM电容的半导体器件的剖面结构示意图；0036图2图9是本发明第一实施例的具有MIM电容的半导体器件的剖面结构示意图；0037图10是本发明第二实施例的具有MIM电容的半导体器件的剖面结构示意图。具体实施方式0038正如背景技术所述，现有技术的具有MIM电容的半导体器件的性能有待提高。0039经过研究，发明人发现，请继续参考图1，现有技术形成具有MIM电容的半导体器件时，所述MIM电容的所述顶部电极层26位于底部电极层24的正上方，导电插塞21与底部电极层24的部分表面相接触、导电插塞22与顶部电极层26的部分表面相接。
19、触。随着工艺节点的减小，导电插塞21与底部电极层24的接触面积、以及导电插塞22与顶部电极层26的接触面积进一步缩小，使得所述具有MIM电容的半导体器件的电阻增大，影响了上述具有MIM电容的半导体器件的性能。0040进一步的，发明人提高了一种具有MIM电容的半导体器件及其形成方法，所述半导体器件内的MIM电容的顶部电极层和底部电极层横向交错，形成的导电插塞分别与顶部电极层的侧壁和部分表面相接触、底部电极层的侧壁和部分表面相接触，在保证导电插塞尺寸等比例缩小的基础上，增大导电插塞与顶部电极层、底部电极层的接触面积，从而达到低电阻的目的，有效提高了具有MIM电容的半导体器件的性能。0041为使本发。
20、明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。0042第一实施例0043具体的，请参考图2图9，图2图9示出了本发明第一实施例的具有MIM电容的半导体器件的形成过程的剖面结构示意图。0044请参考图2，提供基底200和覆盖所述基底200的第一层间介质层205。0045所述基底200用于为后续工艺提供平台，所述基底200包括半导体衬底（未图示）和位于所述半导体衬底表面的初始层间介质层（未图示）。其中，所述半导体衬底的材料为说明书CN104103495A4/10页7单晶硅、单晶锗、IIIV族化合物或绝缘体上硅等，所述初始层间介质层的材料为低K材料、超低K。
21、材料或氧化物等。0046本发明的实施例中，还包括形成位于所述基底200内的互连金属层201。所述互连金属层201形成于基底200的初始层间介质层内，用于与半导体衬底内的元件电连接，以传输信号。所述互连金属层201的材料为CU、W或AL。0047需要说明的是，在本发明的其他实施例中，还包括在所述基底200内形成晶体管等。0048所述第一层间介质层205后续用于隔离基底200和MIM电容。为使基底200和MIM电容之间的隔离效果更好，降低寄生电容，所述第一层间介质层205的材料为低K材料、超低K材料或氧化物，其形成工艺为化学气相沉积工艺。在本发明的实施例中，所述第一层间介质层205采用化学气相沉积。
22、工艺形成，其材料为氧化硅。0049需要说明的是，在本发明的第一实施例中，为使后续刻蚀时不损坏基底200内的互连金属层201，还包括形成覆盖所述基底200和互连金属层201的刻蚀停止层203，所述第一层间介质层205覆盖所述刻蚀停止层203表面。所述刻蚀停止层203的材料为刻蚀速率大于第一层间介质层205的材料（相同工艺条件下），例如氮化硅。0050请参考图3，形成位于所述第一层间介质层205表面的底部电极层207。0051所述底部电极层207用于后续作为MIM电容的底部电极。所述底部电极层207的形成步骤包括形成覆盖所述第一层间介质层205表面的底部电极薄膜（未图示）；形成位于所述底部电极薄膜。
23、表面的光刻胶层，所述光刻胶层定义出底部电极层的位置的大小；以所述光刻胶层为掩膜，刻蚀所述底部电极薄膜形成底部电极层207。所述底部电极层207的形成工艺为物理气相沉积、化学气相沉积或溅射。所述底部电极层207的材料为氮化钛、钛、氮化钽或钽中的一种或多种组合。在本发明的实施例中，所述底部电极层207的材料为钽，采用溅射工艺形成。0052请参考图4，形成覆盖所述底部电极层207表面的隔离薄膜209；形成覆盖所述隔离薄膜209的顶部电极薄膜211。0053所述隔离薄膜209用于后续形成隔离层，所述隔离薄膜209的形成工艺为化学气相沉积工艺。所述隔离薄膜209的材料为高K介质、氧化硅或氮化硅等。在本发。
24、明的实施例中，所述隔离薄膜209的材料为高K介质。0054所述顶部电极薄膜211用于后续形成顶部电极层，所述顶部电极薄膜211的形成工艺为物理气相沉积、化学气相沉积或溅射。所述顶部电极薄膜211的材料为氮化钛、钛、氮化钽或钽中的一种或多种组合。在本发明的实施例中，所述顶部电极薄膜211的材料与所述底部电极层207的材料相同，为钽，采用溅射工艺形成。0055请参考图5，形成位于所述顶部电极薄膜211（如图4所示）表面的第一掩膜层213；以所述第一掩膜层213为掩膜，刻蚀所述顶部电极薄膜211和隔离薄膜209（如图4所示），直至暴露出底部电极层207，形成隔离层209A和覆盖所述隔离层209A表面。
25、的顶部电极层211A。0056所述第一掩膜层213用于后续作为刻蚀顶部电极薄膜211和隔离薄膜209的掩膜。所述第一掩膜层213选用刻蚀选择速率大于刻蚀顶部电极薄膜211和隔离薄膜209的材料。本发明的实施例中，所述第一掩膜层213采用光阻材料（PR），其具体形成步骤包括曝说明书CN104103495A5/10页8光显影等工艺，在此不再赘述。0057如前文所述，发明人在对现有技术存在的问题进行深入分析后发现，现有技术的具有MIM电容的半导体器件的形成方法和结构，使得形成的导电插塞21（如图1所示）与底部电极层24（如图1所示）的接触面积、导电插塞22（如图1所示）与顶部电极层26（如图1所示）。
26、的接触面积较小，影响了半导体器件的电阻的大小。0058经过进一步研究，发明人发现，如果将底部电极层207和顶部电极层211A横向交错设置，则后续形成的导电插塞可以既与底部电极层207或顶部电极层211A的部分表面接触，又与底部电极层207或顶部电极层211A的侧壁接触，有效增大导电插塞与底部电极层207或顶部电极层211A的接触面积，降低半导体器件的电阻。0059刻蚀所述顶部电极薄膜211和隔离薄膜209，用于使形成的顶部电极层211A与底部电极层207横向交错。刻蚀所述顶部电极薄膜211和隔离薄膜209的工艺为各向异性的干法刻蚀工艺。当暴露出底部电极层207时刻蚀停止，形成隔离层209A和顶。
27、部电极层211A。0060需要说明的是，在本发明的实施例中，所述顶部电极层211A与底部电极层207横向交错为在平行于基底表面的方向上，仅部分底部电极层207的正上方形成有顶部电极层211A，而另一部分的底部电极层207上方后续形成第二层间介质层和导电插塞，另一部分的顶部电极层211A的正下方为第一层间介质层205，而非底部电极层207。0061所述隔离层209A用于隔离底部电极层207和顶部电极层211A，所述隔离层209A的材料与隔离薄膜209的材料相同，为高K介质、氧化硅或氮化硅等。在本发明的实施例中，所述述隔离薄膜209的材料为高K介质。0062所述顶部电极层211A用于作为MIM电容。
28、的顶部电极，所述顶部电极层211A与底部电极层207横向交错，有助于后续增加顶部电极层211A、与底部电极层207与导电插塞的接触面积。所述顶部电极层211A的材料与顶部电极薄膜211的材料相同，为氮化钛、钛、氮化钽或钽中的一种或多种组合。本发明的实施例中，所述顶部电极层211A的材料与所述底部电极层207的材料相同，为钽。0063需要说明的是，由于本发明的实施例基底200内形成有互连金属层201，为方便后续形成的导电插塞既与底部电极层207或顶部电极层211A电连接，又与互连金属层201电连接。优选地，形成的所述MIM电容位于相邻互连金属层201之间区域，即顶部电极层211A、隔离层209A。
29、和底部电极层207形成在相邻互连金属层201之间的区域，以节省形成导电插塞的工艺步骤。0064请参考图6，待形成隔离层209A和顶部电极层211A后，去除所述第一掩膜层213，以利于后续工艺的进行。所述去除所述第一掩膜层213为刻蚀工艺或灰化工艺，在此不再赘述。0065请继续参考图6，形成覆盖所述MIM电容和第一层间介质层205表面的第二层间介质层215。0066所述第二层间介质层215后续被刻蚀形成第一开口和第二开口。所述第二层间介质层215的形成工艺为化学气相沉积工艺，在此不再赘述。所述第二层间介质层215的材料为低K材料、超低K材料、氟硅玻璃（FSG）或氧化物，以降低寄生电容。在本发明的。
30、实施例中，所述第二层间介质层215的材料为氟硅玻璃，更易形成质量好的第二层间介质层215，并且形成的半导体器件的寄生电容小。说明书CN104103495A6/10页90067请参考图7，形成覆盖所述第二层间介质层215的金属硬掩膜层217；形成位于所述金属硬掩膜层217表面的第二掩膜层219，所述第二掩膜层219定义出第一导电插塞和第二导电插塞的位置。0068所述金属硬掩膜层217用于后续保护剩余的第二层间介质层215不被损坏。所述金属硬掩膜层217的材料为氮化钛（TIN），其形成工艺为化学气相沉积工艺。0069所述第二掩膜层219用于后续作为掩膜刻蚀第二层间介质层215，形成分别定义出第一导。
31、电插塞和第二导电插塞的位置的第一开口和第二开口。所述第二掩膜层219的材料选择刻蚀选择比大于第二层间介质层215的材料。在本发明的实施例中，所述第二掩膜层219的材料为光阻材料，其形成工艺为曝光显影等工艺，在此不再赘述。0070需要说明的是，在本发明的其他实施例中，还可以不形成金属硬掩膜层217，而是直接在第二层间介质层215表面形成第二掩膜层219，在此不再赘述。0071请参考图8，以所述第二掩膜层219为掩膜刻蚀所述第二层间介质层215，形成暴露出MIM电容的顶部电极层211A的侧壁和部分表面的第一开口221，以及暴露出MIM电容的底部电极层207的侧壁和部分表面的第二开口223。0072。
32、刻蚀所述第二层间介质层215的工艺为干法刻蚀工艺，用于形成第一开口221和第二开口223。其中，所述第一开口221暴露出MIM电容的顶部电极层211A的侧壁和部分表面，用于后续形成与顶部电极层211A的侧壁和部分表面接触的导电插塞；所述第二开口223暴露出MIM电容的底部电极层207的侧壁和部分表面，用于后续形成与底部电极层207的侧壁和部分表面接触的导电插塞。0073在本发明的第一实施例中，所述第一开口221还暴露出部分互连金属层201的表面，所述第二开口223也暴露出部分连金属层201的表面，以使得后续形成的第一导电插塞和第二导电插塞分别与对应的互连金属层201电连接。0074因此，本发明。
33、的第一实施例中，在以所述第二掩膜层为掩膜刻蚀所述第二层间介质层215后，还包括刻蚀所述第一层间介质层205和刻蚀阻挡层203的步骤。并且，由于刻蚀阻挡层203的存在，当刻蚀至刻蚀阻挡层203后刻蚀工艺停止，互连金属层201不会被破坏，有助于提高形成的半导体器件的性能。0075请参考图9，向所述第一开口221（如图8所示）和第二开口223（如图8所示）内填充导电材料，形成第一导电插塞225和第二导电插塞227。0076所述第一导电插塞225由填充第一开口221后形成，用于电连接顶部电极层211A和互连金属层201。由于第一开口221暴露出部分MIM电容的顶部电极层211A的侧壁和部分表面，因此，。
34、形成的第一导电插塞225与顶部电极层211A的侧壁和部分表面接触，即第一导电插塞225与顶部电极层211A的接触面积增大，有助于降低半导体器件的电阻，提高半导体器件的电容。所述第一导电插塞225的材料为导电性能好的材料，例如CU、W或AL。0077所述第二导电插塞227由填充第二开口223后形成，用于电连接底部电极层207和互连金属层201。由于第二开口223暴露出MIM电容的底部电极层207的侧壁和部分表面，因此，形成的第二导电插塞227与底部电极层207的侧壁和部分表面接触，即第二导电插塞227与底部电极层207的接触面积增大，有助于降低半导体器件的电阻，提高半导体器件的电容。所述第二导电。
35、插塞227的材料为导电性能好的材料，例如CU、W或AL。在本发明的实施例中，所述第一导电插塞225和第二导电插塞227的材料相同，均为CU，形成工艺说明书CN104103495A7/10页10简单。0078需要说明的是，在本发明的其他实施例中，所述第一导电插塞225和第二导电插塞227的材料也可以不相同，在此不再赘述。0079上述步骤完成后，本发明第一实施例的具有MIM电容的半导体器件的制作完成。由于形成的MIM电容的顶部电极层和底部电极层横向交错，使得后续形成的第一导电插塞可以和MIM电容的顶部电极层的侧壁和部分表面相接触，第一导电插塞和顶部电极层的接触面积增大，并且形成的第二导电插塞可以与。
36、MIM电容的底部电极层的侧壁和部分表面接触，第二导电插塞和底部电极层的接触面积增大，有助于形成低电阻的上述半导体器件。0080相应的，请继续参考图9，发明人还提供了一种具有MIM电容的半导体器件，包括0081基底200和覆盖所述基底200的第一层间介质层201；0082位于第一层间介质层205表面的MIM电容，所述MIM电容包括相互隔离、且横向交错的底部电极层207和顶部电极层211A；0083覆盖所述MIM电容和第一层间介质层205表面的第二层间介质层215；0084贯穿所述第二层间介质层215的第一导电插塞225和第二导电插塞227，所述第一导电插塞225与MIM电容的顶部电极层211A的。
37、侧壁和部分表面相接触，所述第二导电插塞227与MIM电容的底部电极层207的侧壁和部分表面相接触。0085其中，所述基底200包括半导体衬底（未图示）和位于所述半导体衬底表面的初始层间介质层（未图示）。在本发明的实施例中，还包括位于所述基底200内的互连金属层201。所述互连金属层201位于基底200的初始层间介质层内，用于与半导体衬底内的元件电连接，以传输信号。0086所述第一层间介质层205后续用于隔离基底200和MIM电容。所述第一层间介质层205的材料为低K材料、超低K材料或氧化物，以降低寄生电容。0087在本发明的第一实施例中，还包括形成覆盖所述基底200和互连金属层201的刻蚀停止。
38、层203，所述第一层间介质层205覆盖所述刻蚀停止层203表面。0088所述底部电极层207用于后续作为MIM电容的底部电极。所述底部电极层207的材料为氮化钛、钛、氮化钽或钽中的一种或多种组合。在本发明的实施例中，所述底部电极层207的材料为钽。0089所述顶部电极层211A用于作为MIM电容的顶部电极，所述顶部电极层211A与底部电极层207横向交错，有助于后续增加顶部电极层211A、与底部电极层207与导电插塞的接触面积。所述顶部电极层211A的材料为氮化钛、钛、氮化钽或钽中的一种或多种组合。本发明的实施例中，所述顶部电极层211A的材料与所述底部电极层207的材料相同，为钽。0090需。
39、要说明的是，在本发明的第一实施例中，所述底部电极层207和所述顶部电极层211A通过隔离层209A隔离。所述隔离层209A的材料为高K介质、氧化硅或氮化硅等。在本发明的实施例中，所述隔离层209A的材料为高K介质。0091需要说明的是，在本发明的第一实施例中，由于本发明的实施例基底200内形成有互连金属层201，为方便后续形成的导电插塞既与底部电极层207或顶部电极层211A电连接，又与互连金属层201电连接。优选地，所述MIM电容位于相邻互连金属层201之间区域，即顶部电极层211A、隔离层209A和底部电极层207位于相邻互连金属层201之间的区域，以节省形成导电插塞的工艺步骤。说明书CN。
40、104103495A108/10页110092所述第二层间介质层215用于隔离相邻的导电插塞。所述第二层间介质层215的材料为低K材料、超低K材料、氟硅玻璃（FSG）或氧化物，以降低寄生电容。在本发明的实施例中，所述第二层间介质层215的材料为氟硅玻璃，第二层间介质层215的质量好，并且构成的半导体器件的寄生电容小。0093所述第一导电插塞225用于电连接顶部电极层211A和互连金属层201。所述第一导电插塞225与顶部电极层211A的侧壁和部分表面接触。所述第一导电插塞225的材料为导电性能好的材料，例如CU、W或AL。在本发明的实施例中，所述第一导电插塞225还贯穿第一层间介质层205和刻。
41、蚀阻挡层203。0094所述第二导电插塞227用于电连接底部电极层207和互连金属层201。所述第二导电插塞227与底部电极层207的侧壁和部分表面接触。所述第二导电插塞227的材料为导电性能好的材料，例如CU、W或AL。在本发明的实施例中，所述第二导电插塞227还贯穿第一层间介质层205和刻蚀阻挡层203。所述第二导电插塞227和第一导电插塞225的材料相同，均为CU，形成工艺简单。0095本发明第一实施例中，所述MIM电容的顶部电极层和底部电极层相互隔离，且横向交错，使得采用第一导电插塞电连接互连金属层和顶部电极层时，所述第一导电插塞不仅可以刻顶部电极层的部分表面接触，还可以与顶部电极层的。
42、侧壁接触，有效增大了第一导电插塞与顶部电极层的接触面积。同理，第二导电插塞与底部电极层的接触面积也有效增加，使得具有MIM电容的半导体器件的电阻降低，有效提高了上述具有MIM电容的半导体器件的性能。0096第二实施例0097与本发明的第一实施例不同，所述第二实施例中仅一个导电插塞与互连金属层301电连接。0098请参考图10，图10示出了本发明第二实施例的具有MIM电容的半导体器件的形成过程的剖面结构示意图。0099提供基底300和覆盖所述基底300的第一层间介质层305；0100形成位于所述基底内的互连金属层301；0101形成位于第一层间介质层305表面的MIM电容，所述MIM电容包括相互。
43、隔离、且横向交错的底部电极层307和顶部电极层311A；0102形成覆盖所述MIM电容和第一层间介质层305表面的第二层间介质层315；0103形成贯穿所述第二层间介质层315、第一层间介质层305的第一导电插塞325，所述第一导电插塞325与MIM电容的顶部电极层的侧壁和部分表面相接触，且与互连金属层301相接触；0104形成贯穿所述第二层间介质层315的第二导电插塞327，所述第二导电插塞327与MIM电容的底部电极层307的侧壁和部分表面相接触。0105其中，所述基底300、第一层间介质层305、底部电极层307、和顶部电极层311A以及第二层间介质层315的用途、形成方法和工艺等相关描。
44、述，请参考本发明的第一实施例，在此不再赘述。0106需要说明的是，本发明的第二实施例中，在形成第一层间介质层305前，还包括形成覆盖所述基底的刻蚀阻挡层303，用于保护基底300在后续刻蚀工艺中不受损坏。所述说明书CN104103495A119/10页12刻蚀阻挡层303的材料为氮化硅。0107所述第一导电插塞325的形成步骤包括依次刻蚀所述第二层间介质层315、第一层间介质层305和刻蚀停止层303，形成暴露出顶部电极层311A的侧壁和部分表面、以及部分互连金属层301的第一开口（未标示）；填充所述第一开口形成第一导电插塞325。所述第一导电插塞325使顶部电极层311A和互连金属层301电。
45、连接，以传输信号。并且，所述第一导电插塞325与顶部电极层311A的接触面积大，有助于使具有MIM电容的半导体器件的电阻降低，提高其性能。0108所述第二导电插塞327的形成步骤包括刻蚀所述第二层间介质层315形成暴露出底部电极层307的侧壁和部分表面的第二开口（未标示）；向所述第二开口内填充导电材料形成第二导电插塞327，所述第二导电插塞327与底部电极层307电连接，以传输信号。同理，所述第二导电插塞327与底部电极层307的接触面积大，有助于使具有MIM电容的半导体器件的电阻降低，提高其性能。0109需要说明的是，在刻蚀形成第一开口、第二开口前，还可以形成覆盖所述第二层间介质层315的金。
46、属硬掩膜层（未图示），以保护无需被刻蚀的部分第二层间介质层315不受损坏。0110需要说明的是，在本发明的第二实施例的其他实例中，还可以形成贯穿所述第二层间介质层315的第一导电插塞325，所述第一导电插塞325与MIM电容的顶部电极层的侧壁和部分表面相接触；形成贯穿所述第二层间介质层315和第一层间介质层305的第二导电插塞327，所述第二导电插塞327与MIM电容的底部电极层307的侧壁和部分表面相接触、且与互连金属层301相接触，在此不再赘述。0111本发明的第二实施例中，在降低具有MIM电容的半导体器件的电阻的基础上，形成的第一导电插塞或第二导电插塞与互连金属层相接触，使得互连金属层至。
47、少通过其中一个导电插塞传输信号，传输信号的方式较为灵活，且形成工艺简单。0112相应的，本发明的第二实施例中，所述具有MIM电容的半导体器件包括0113基底300和覆盖所述基底300的第一层间介质层305；0114位于所述基底300内的互连金属层301；0115位于第一层间介质层305表面的MIM电容，所述MIM电容包括相互隔离、且横向交错的底部电极层307和顶部电极层311A；0116覆盖所述MIM电容和第一层间介质层305表面的第二层间介质层315；0117贯穿所述第二层间介质层315、第一层间介质层305的第一导电插塞325，所述第一导电插塞325与MIM电容的顶部电极层的侧壁和部分表面。
48、相接触，且与互连金属层301相接触；0118贯穿所述第二层间介质层315的第二导电插塞327，所述第二导电插塞327与MIM电容的底部电极层307的侧壁和部分表面相接触。0119其中，本发明的第二实施例中，所述MIM电容位于相邻互连金属层301之间区域；所述第一导电插塞还贯穿所述第一层间介质层305，与互连金属层301电连接。0120需要说明的是，在本发明第二实施例的其他实施例中，还可以所述第一导电插塞325贯穿所述第二层间介质层315、且与MIM电容的顶部电极层的侧壁和部分表面相接触；所述第二导电插塞327贯穿所述第二层间介质层315和第一层间介质层305，并且，所述第说明书CN104103。
49、495A1210/10页13二导电插塞327与MIM电容的底部电极层307的侧壁和部分表面相接触、且与互连金属层301相接触，在此不再赘述。0121更多相关描述，请参考本发明的第一实施例中的相关描述，在此不再赘述。0122本发明的第二实施例中，所述具有MIM电容的半导体器件的电阻小，性能好。并且，所述第一导电插塞或第二导电插塞与互连金属层相接触，互连金属层与外界信号传输的方式灵活多样，半导体器件的结构简单。0123综上，形成MIM电容时，打破了传统的顶部电极层位于底部电极层正上方的方法，而是使顶部电极层和底部电极层相互隔离、且横向交错。因此，后续形成的第一导电插塞不仅可以与顶部电极层的部分表面。
50、相接触，还可以与顶部电极层的侧壁相接触，同理，形成的第二导电插塞也可以既与底部电极层的部分表面相接触，还与底部电极层的侧壁相接触。从而增加了第一导电插塞与顶部电极层、以及第二导电插塞与底部电极层的接触面积，可有效降低具有MIM电容的半导体器件的电阻，提高半导体器件的性能。0124进一步的，形成的所述第一导电插塞和/或第二导电插塞与互连金属层电连接，其形成工艺简单，并且互连金属层与外界信号传输的方式灵活多样。0125由于MIM电容的顶部电极层和底部电极层横向交错，实现了第一导电插塞与顶部电极层的侧壁和部分表面相接触，第二导电插塞与底部电极层的侧壁和部分表面相接触，有效增加了第一导电插塞与顶部电极。