具有可靠输出定时并减少故障的多位比较器 本发明涉及一种比较多位输入信号的方法和用在如可按内容寻址的存储器(如超高速缓冲存储器)中的多位比较器。
多位比较器接收一对多位输入信号，并产生表示两个输入信号的每一位是否相同的输出信号。在超高速缓冲存储器中，一个输入信号给出所要求的数据字的地址，另一个输入信号给出超高速数据字的地址。输出信号表示如果两个地址相同，则产生的结果称作为超高速缓冲存储器命中(cache hit)，或者输出信号表示不相同，则产生的结果称作为超高速缓冲存储器丢失(cache miss)。
将在下文中描述的多位比较器的经典电路结构包含比较二输出信号各位的异或门，和组合异或门的输出从而产生最终输出信号的或非门。这种结构仅在输入位数少时工作良好。当存在许多位时，很难在设计或非门时不碰到诸如过长门传播延迟、过多电路分布空间和过多耗电之类的问题。
为了避免这些问题，日本公开地专利申请252706/1986揭示了一种多位比较器，该比较器中的异或门具有漏电极开路输出结构，并且以联线“或”结构与传感放大器耦连。日本公开的专利申请75748/1994揭示了一种多位比较器，该比较器中的异或门驱动各负载晶体管(pull-up transistor)，负载晶体管以联线“或”结构与预充电至地电位的输出端耦合。二多位比较器的输出信号通常处在表示输入信号相互相同的状态。当输入信号不相同时，输出计时因此随不匹配位的数量而变化，在定时设计中产生问题。
上述现有技术未解决的另一个问题是当二输入信号无效时会出现的称作为故障(hazard)的虚假输出信号。在超高速缓冲存储器中，这种故障会使存储器控制电路出错，或者引起待存取的错误数据。这种危险还会产生定时设计困难，因为它必须确保在尽可能避免故障的某点处对输出信号进行取样。
因此，本发明的一个目的是简化多位比较器的定时设计。
本发明的另一个目的是从多位比较器的输出中消除故障。
本发明的再一个目的是提高多位比较器的工作速度。
进一步的目的是减小多位比较器的尺寸。
再进一步的目的是减小多位比较器的功耗。
本发明将第一多位输入信号与第二多位输入信号比较的方法包含下述步骤：
将第一输入信号的各个位与第二输入信号的相应位比较；
从第二输入信号变化中检测出第二输入信号是有效还是无效；
将输出信号保持在固定的逻辑电平，最好保持在表示第二输入信号无效时输入信号相互不同的某一逻辑电平下；以及
当第二输入信号变成有效时，按照各个位比较的组合结果，控制输出信号。
本发明的多位比较器接收第一多位输入信号或一对第二多位输入信号。第二输入信号具有一有效状态和一无效状态，有效状态中的相应位具有互补逻辑电平，无效状态中的相应位处在相同的逻辑电平下。
多个单个位比较器将第一输入信号的各个位与第二输入信号的各个位对比较。这些比较器的结果被提供到第一节点。
输出控制电路比较第二输入信号对中一对位，并且当第二输入信号为有效时将一准备信号提供到第二节点。
输出电路对第一节点和第二节点的逻辑电平进行逻辑运算，以产生一输出信号。当第二输入信号无效时输出信号的逻辑电平保持固定，而当第二输入信号有效时输出信号根据第一节点的逻辑电平而变化。
通过将所有的单个位比较结果馈送到公共第一节点，本发明的多位比较器减小了电路尺寸和功耗，并使得能够进行高速运算。
通过在第二输入信号为无效时使输出信号保持在固定的逻辑电平上，本发明减小了输出信号中的故障。如果逻辑电平是表示输入信号不相同的电平，那么输出定时信号变得独立于不一致位的数量。为了进一步减少故障并简化定时设计，本发明的多位比较器可以具有与第二节点耦合的假负载。
附图中：
图1是按照本发明第一个实施例的多位比较器的示意图；
图2描述的是第一个实施例中单个位比较器的逻辑结构；
图3描述的是第一个实施例中单个位比较器的电路结构；
图4描述的是第一个实施例中输出控制单元的逻辑结构；
图5描述的是第一个实施例中输出控制单元的电路结构；
图6是第一个实施例用在超高速缓冲存储器中时的示意图；
图7描述的是出现超高速命中时的波形；
图8描述的是出现超高速丢失时的波形；
图9是按照本发明第二个实施例的多位比较器的示意图；
图10描述的是第二个实施例中单个位比较器的逻辑结构；
图11描述的是第二个实施例中单个位比较器的电路结构；
图12描述的是第二个实施例中的输出控制单元的逻辑结构；
图13描述的是第二个实施例中的输出控制单元的电路结构；
图14是按照本发明第三个实施例的多位比较器的示意图；
图15描述的是第三个实施例中单个位比较器的逻辑结构；
图16描述的是第三个实施例中单个位比较器的电路结构；
图17描述的是第三个实施例中输出控制单元的逻辑结构；
图18描述的是第三个实施例中输出控制单元的电路结构；
图19是按照本发明第四个实施例的多位比较器的示意图；
图20是描述一故障的波形图；
图21是按照本发明第五个实施例的多位比较器的示意图；
图22是按照本发明第六个实施例的多位比较器的示意图；
图23是按照本发明第七个实施例的多位比较器的示意图；
图24是现有技术多位比较器的示意图。
下面参照附图描述本发明的实施例。尽管这些实施例并非仅限于特定的使用方式，但本文中将结合半导体集成电路中的超高速缓冲存储器来描述这些实施例。
图中，要比较的输入信号用ADDR<1：n>和DATA<1：n>来表示。记号<1：n>表示每一信号包含并行输入的n位，n为比1大的任意整数。各个位以符号<1>到<n>来鉴别。DATA<1：n>以互补形式接收，互补输入用DATA_N<1：n>来表示。
输入信号DATA<1：n>、DATA_N<1：n>和ADDR<1：n>与用CLK表示的时钟信号同步。时钟信号在等于正电源电位的高电平与等于零电位或地电位的低电平之间变化。这些高、低电平也是输入信号DATA<1：n>、DATA_N<1：n>和ADDR<1：n>的逻辑电平。电源电位在图中用一短水平线表示，而地电位用小三角来表示。
本实施例的组成元件将用三数字标号来表示。不同实施例中的相应元件将用三数字中的第一个数字来区分，而其他的数字相同。相应的元件可以是相同的，或者是相似的。在相同的情况下，省去重复的描述。
参见图1，第一个实施例是一个n位比较器10，它包含n单个位比较器100、输出控制电路110、输出电路120和一对p沟道金属氧化物场效应晶体管(下文中称作为PMOS晶体管)130和131。
每一单个位比较器100接收每一输入信号DATA<1：n>、DATA_N<1：N>和ADDR<1：n>的一个位。单个位比较器100的详细内部结构将在下文中描述。单个位比较器100以联线“或”结构与用COMP表示的节点连接，该节点与PMOS晶体管130的漏电极相连。
输出控制电路110接收每一输入信号对DATA<1：n>和DATA_N<1：n>的一个位。如同所示，可以采用任意位，例如DATA<n>和DATA_N<n>。输出控制电路的详细内部结构将在后文中描述。输出控制电路110的输出提供到用READY表示的节点，该节点与PMOS晶体管131的漏电极连接。
PMOS晶体管130和131用作预充电元件。它们的源电极接收电源电位，而门电极接收时钟信号CLK。
输出电路120接收来自COMP和READY节点的输入，并产生用HIT表示的输出信号。输出电路120的内部结构将在下文中描述。
图2和图3描述的是n单个位比较器100的逻辑结构和电路结构。所有的单个位比较器100都具有这种逻辑结构和电路结构。
参见图2，单个位比较器100具有用DATA、DATA_N和ADDR表示的三个输入端，每一个输入端接收相应n位输入信号的一个位。接收到的位下文中表示为DATA、DATA_N和ADDR。三输入端与二端子异或门101耦合，对DATA位和ADDR位进行逻辑异或。异或门101的输出端驱动放电元件102，放电元件102与接地端连接，并与用OUT表示的输出端相连。
参见图3，异或门101有一个反相器103，它与ADDR输入端耦合，产生表示为ADDR_N的互补信号。该信号ADDR_N提供给PMOS晶体管104和n沟道半导体场效应晶体管10B(下文中称作为NMOS晶体管)的栅极。DATA信号提供到PMOS晶体管105和NMOS晶体管108的栅极。ADDR提供到PMOS晶体管106和NMOS晶体管109的栅极。DATA_N提供到PMOS晶体管107和NMOS晶体管10A的栅极。
PMOS晶体管104和106的源极接电源电位，它们的漏极分别与PMOS晶体管105和107的源极耦合。NMOS晶体管109和10B的源极接地电位，它们的漏极分别与NMOS晶体管108和10A的源极耦合。PMOS晶体管105和107以及NMOS晶体管108和10A的漏极共同与组成放电元件的NMOS晶体管10C的栅极耦合。NMOS晶体管10C的源极接地电位，它们的漏极与输出端OUT相连。
因此，每一单个位比较器100具有一NMOS漏极开路输出结构。更具体地说，每一单个位比较器100输出一单个位合成信号，该信号视ADDR、DATA和DATA_N的逻辑电平而定，或者下降到低(接地)电平，或者保持在高阻抗状态。这些单个位合成信号在COMP节点处合并成一组合合成信号。当任意一个单个位合成信号下降到低电平时，组合合成信号下降到低电平。
参见图4，输出控制电路110具有两个用DATA和DATA_N表示的输入端，它们接收例如DATA<n>和DATA_N<n>。这些输入端与二输入端的“与非”门111耦合，其输出控制放电元件112。放电元件112与一端接地，另一端用OUT表示、与单个位比较器100的输出端(也用OUT表示)不同。
参见图5，“与非”门111包含PMOS晶体管113和114与NMOS晶体管115和116。DATA输入端与PMOS晶体管113和NMOS晶体管115的栅极耦合。DATA_N输入端与PMOS晶体管114和NMOS晶体管116的栅极耦合。PMOS晶体管113和114的源极接电源电位。NMOS晶体管116的源极接地电位，并且其漏极与NMOS晶体管115的源极耦合。PMOS晶体管113和114以及NMOS晶体管115的漏极与构成放电元件112的NMOS117的栅极耦合。NMOS晶体管117的源极接地电位，并且其漏极与输出端OUT相接。
因此，输出控制电路110也具有一NMOS漏极开路输出结构。更具体地说，输出控制电路110输出一个准备信号，该信号视DATA和DATA_N的逻辑电平而定，或者下降到低电平，或者保持在高阻抗状态。
再参见图1，输出电路120包含一反相器121和一二输入端的“或非”门122。反相器121将COMP节点的逻辑电平反相，并将反相的逻辑电平提供到“或非”门122。从READY节点取得另一输入到“或非”门122。“或非”门122的输出是输出信号HIT。
图6示出的是n位比较器10是如何耦合到高速缓冲存储器的标记控制部分的。标记控制部分有几行存储单元，用来存储识别超高速缓冲存储器中出现的数据的地址信息。图6仅示出了一行集中存储一个地址的存储单元210。每行存储单元由一字线(WL)控制。存储单元的输出由一行受时钟信号CLK控制的感测放大器220放大。每一感测放大器220放大一个地址位。感测放大器220产生提供给n位比较器10的信号DATA<1：n>和DATA_N<1：n>。因此，DATA<1：n>和DATA_N<1：n>代表地址数据。
下面，参照前述附图和图7和图8中的定时图描述第一个实施例的运行。
当时钟信号为低时，图6中感测放大器220的输出端断开，并且DATA<1：n>和DATA_N<1：n>信号无效。在无效状态下，DATA<1：n>和DATA_N<1：n>的所有的位如图7和图8中波形表示的那样，由感测放大器220的内部上拉(pull-up)元件提高到高电位。
图3中，当PMOS晶体管106和107都关断时，视ADDR或ADDR_N是否处在高电平而定，通过NMOS晶体管108和109的路径或通过NMOS晶体管10A和10B的路径处在导通状态。所以，NMOS晶体管10C的栅极处在地电位，而NMOS晶体管10C截止。因此，所有单个位比较器100的的输出端与地电位断开，并且它们的单个位合成信号处在高阻抗状态。
图5中，DATA和DATA_N都为高，所以PMOS晶体管113和114也都处在截止状态，NMOS晶体管115和116都处在导通状态，NMOS晶体管117的栅极处在地电位，并且NMOS晶体管117截止。输出控制电路110的输出端也与地电位断开，并且准备信号也处在高阻抗状态。
在CLK为低的时间间隔内，PMOS晶体管130和131导通，从而COMP和READY节点被预充电到高逻辑电平，即，充电到正电源电位，如同7和图8所示。因为“或非”门122接收来自READY节点的高输入，所以HIT输出信号为低，也请参见图7和图8所示。
COMP和READY节点的预充电，与反相器121和“或非”门122的输入电容充电一样，偶尔也与这些节点连接的信号线的寄生电容预充电，以及对单个位比较器100中的pn结和输出控制电路110中的寄生电容进行预充电。
在CLK为低的时间间隔中的某一点处，ADDR<1：n>输入信号变成有效，如同7和图8中从黑到白变化所表示的那样。ADDR<1：n>输入信号现在代表要与图6中存储单元行210中保持的地址作比较的地址。
当CLK变高时，PMOS晶体管130和131截止，使COMP和READY节点与电源电位断开。随着CLK的上升，图6中的字线WL被提高到高电平，如同7和图8所示，并且这些感测放大器220被启动。在WL上升以后的某一延迟以后，DATA<1：n>和DATA_N<1：n>信号变为有效，取互补值。
视ADDR<1：n>是与DATA<1：n>一致(表示超高速缓冲存储器命中)还是与DATA<1：n>不一致(表示超高速缓冲存储器丢失)，后续运行是不同的。
图7描述的是超高速缓冲存储器命中。因为ADDR<1：n>的每一位与DATA<1：n>的每一位一致，所以，在每一单个位比较器100中，图3中通过PMOS晶体管104、105、106和107的路径都处在不导通状态，而通过NMOS晶体管108和109的路径或通过NMOS晶体管10A或10B的路径处在导通状态。所以，NMOS晶体管10C的栅极电位保持在低电位，NMOS晶体管10C保持截止，所有单个位合成信号保持在高阻抗状态，而COMP节点保持充电在高逻辑电平。
当DATA<1：n>和DATA_N<1：n>信号变为有效时，图5中的“与非”门111接收互补输入。因为一个输入端为低，所以“与非”门111的输出变高，使NMOS晶体管117导通，使准备信号拉低，并迫使READY节点向地放电。
“或非”门122现在接收两个输入：由反相器121反相的COMP节点的高电平和READY节点的低电平。因此，如同7所示，由“或非”门122输出的HIT信号变高，表示超高速缓冲存储器命中。
当CLK时钟信号再次变低时，字线WL也变低，DATA<1：n>和DATA_N<1：n>均反转到所有的位为高的无效状态，COMP和READY节点被再次预充电到高电平，而HIT输出信号变低。
图8描述的是超高速缓冲存储器丢失。这时，至少一个ADDR<1：n>位不能与DATA<1：n>的相应位匹配。在相应的单个位比较器100中，通过图3中NMOS晶体管108、109、10A和10B的路径均处在不导通状态，而通过PMOS晶体管104和105的路径或通过PMOS晶体管106和107的路径处在导通状态，从而使NMOS晶体管10C的栅极处于高电位，并且NMOS晶体管10C导通，使相应的单个位合成信号拉低，并迫使COMP节点对地放电，如同8所示。
READY节点还通过输出控制电路110对地放电，如同超高速缓冲存储器命中一样。然而，“或非”门122继续接收一个高输入，高输入现在来自反相器121，反相器121使COMP节点的地电位反相，从而HIT输出信号保持在地电位上。
在超高速缓冲存储器命中和超高速缓冲存储器丢失的情况下，READY节点不变为低，直到输入信号DATA<1：n>和DATA_N<1 ：n>变为有效为止，这时，ADDR<1：n>已经有效。因此，HIT输出信号保持在低状态，直到所有的输入信号均变为有效，而不管从时钟信号CLK的上升到表示DATA<1 ：n>和DATA_N<1：n>有效性的下降过渡的延迟长度如何。由于DATA<1：n>和ADDR<1：n>之间在任意输入信号为无效期间的偶尔重合，n位比较器10不能输出一假超高速合成器命中信号。
另外，输入信号DATA<1：n>和DATA_N<1：n>的有效性是由输出控制电路110从DATA<1：n>和DATA_N<1：n>自身的过渡中检测出来的。由于不必采取额外的措施来确保READY在输入信号为有效前不变低，从而定时设计得以简化。
因为超高速缓冲存储器命中中HIT输出信号的上升沿总出现在由准备信号的下降沿可靠确定的相同时间，所以采用HIT输出信号的电路中的定时设计也被简化。因为在超高速缓冲存储器丢失中HIT输出信号保持恒定，所以HIT输出信号的定时不依赖于超高速缓冲存储器丢失中不匹配位的数量。
与将在下文中描述的经典多位比较器一样，第一个实施例的n位比较器10采用“或非”门来产生最终输出信号，但该“或非”门122只有两个输入端。因而避免了经典n位比较器中遇到的过度门传播延迟、过大电路分布空间和过大功耗的问题；而无论n值如何，输出电路120具有与n＝2时相同的小尺寸和低功耗。由于传播延迟小，所以第一个实施例的n位比较器可以在高速下工作。
接着描述第二个实施例。
参见图9，第二个实施例是一个包含n单个位比较器300、输出控制电路310、输出电路320和PMOS晶体管330和331的n位比较器。除了单个位比较器300和输出控制电路310的内部结构以外，该n位比较器20的结构与第一个实施例的n位比较器10的结构是相同的。
参见图10，单个位比较器300具有与第一个实施例相同的逻辑结构，它包含“异或”门301和放电元件302。“异或”门301与第一个实施例中的“异或”门101相同，具有如图3所示的电路结构。
参见图11，放电元件302包含一NMOS晶体管303、双极晶体管304和电阻性元件305。NMOS晶体管303的栅极接收“异或”门301的输出。NMOS晶体管303的漏极与双极晶体管304的集电极耦合，并与输出端OUT相连。NMOS晶体管303的源极与双极晶体管304的基极耦合，并与电阻性抗元件305的一端耦合。双极晶体管304的发射极和电阻性元件305的另一端接地电位。
参见图12，输出控制电路310具有与第一个实施例中相同的结构，它包含“与非”门311和放电元件312。“与非”门311与第一个实施例中的“与非”门111相同，具有如同5所示相同的电路结构。
参见图13，放电元件312包含NMOS晶体管313、双极晶体管314和电阻性元件315。NMOS晶体管313的栅极接收“与非”门311的输出。NMOS晶体管313的漏极与双极晶体管314的集电极耦合，也与输出端OUT相连。NMOS晶体管313的源极与双极晶体管314的基极耦合，也与电阻性元件315的一端相连。双极晶体管314的发射极和电阻性元件315的另一端接地电位。
因此，单个位比较器300和输出控制电路310都具有集电极开路的输出结构。双极晶体管304和314具有比NMOS晶体管303和313大的电流驱动能力，比第一个实施例中的NMOS晶体管10C和117大的电流驱动能力。
例如，电阻性元件302和312是保持在导通状态的NMOS或PMOS晶体管，并具有合适的导通电阻值。
下面描述第二个实施例中n位比较器20的运行。
对于超高速缓冲存储器丢失和超高速缓冲存储器命中，n位比较器20的整体电路运行与第一个实施例中n位比较器10的运行是类似的。下面的描述将集中在图11和13所示单个位比较器300和输出控制电路310上。
当时钟信号CLK处在低电平时，图11中的“异或”门301和图13中“与非”门311的输出都处在低逻辑电平，从而NMOS晶体管303和313都关断。NMOS晶体管303和313的源极与双极晶体管304和314的基极通过各电阻性元件305和315下降到地电位，从而双极晶体管304和314也被关断。所以，COMP和READY节点与地电位断开，使二节点都预充电到高逻辑电位。
当时钟信号CLK变高，并且输出信号DATA<1：n>和DATA_N<1：n>变成互补时，图13中“与非”门311的输出变高，使NMOS晶体管313导通。储存在READY节点中的一些电荷通过NMOS晶体管313现在流到双极晶体管314的基极，使双极晶体管314导通。READY节点通过双极晶体管314快速放电。当READY节点接近地电位时，双极晶体管314关断，但READY节点继续通过NMOS晶体管313和电阻性元件315下降到地电位。电阻性元件315也使双极晶体管314的基极下降到地电位，除去了剩余的基极电荷。
如果ADDR<1：n>的每一位与DATA<1：n>匹配，那么图11中每一单个位比较器300中“异或”门301的输出保持在地电位，NMOS晶体管303保持在截止状态，双极晶体管304也保持在截止状态，COMP节点保持在高电位，与第一个实施例一样，使HIT输出信号变高。但是，如果ADDR<1：n>和DATA<1：n>不一致，那么至少在一个单个位比较器中的“异或”门301的输出变高，NMOS晶体管303导通，双极晶体管304导通，COMP节点通过双极晶体管304快速放电，并且HIT输出信号保持在地电位上。
对于给定个数的输入位(n的值)，第二个实施例可以在比第一个实施例高的速度下工作，这是因为双极晶体管304和314更大的电流驱动能力使得COMP和READY节点能够以比第一个实施例中更快的速度放电的缘故。类似地，对于给定的运行速度，第二个实施例可以具有更多的输入位，这是因为双极晶体管304可以更快地使COMP节点的附加寄生电容放电，这些寄生电容是由增加的单个位比较器300的个数而产生的。
下面描述第三个实施例。
参见图14，第三个实施例是一个包含n单个位比较器400、输出控制电路410、输出电路420和PMOS晶体管430和431的n位比较器30。除了输出控制电路410的内部结构以外，该n位比较器40的结构与第一个实施例的n位比较器的结构是相同的。现在，输出控制电路410在设计上与单个位比较器400是类似的。
图15描述的是单个位400的逻辑结构，每一单个位比较器包含“异或”门401和放电元件402。图16描述的是“异或”门401的电路结构，它与图3所示第一个实施例中的“异或”门101相同。放电元件402也与第一个实施例中的放电元件102相同。
参见图17，输出控制电路410具有与第一个实施例中的逻辑结构相同的逻辑结构，它包含与DATA和DATA_N输入端耦合的“与非”门411和接收“与非”门411的输出和驱动输出端OUT的放电元件412。放电元件412与图4和图5所示第一个实施例中放电元件112相同。
参见图18，输出控制电路410中的“与非”门411包含PMOS晶体管413、414、415、416和NMOS晶体管417、418、419和41A，它们的连接方式与图16中所示单个位比较器300中的PMOS晶体管404、405、406、407和“异或”门401中NMOS晶体管408、409、40A和40B的连接方式相同。“与非”门411和“异或”门401中采用相同的电路元件设计，它包含两对PMOS晶体管和两对NMIS晶体管，每一对晶体管与一公共输出端串联耦合，两对PMOS晶体管互相并联耦合在输出端和电源之间，而两对NMOS晶体管互相并联耦合在输出端和地之间。图16中，输出端是晶体管405、407、408和40A的漏极端40C。图18中，输出端是晶体管414、416、417和419的漏极端41B。
“与非”门411的DATA输入端与PMOS晶体管413和414以及NMOS晶体管417和419的栅极耦合。DATA_N输入端与PMOS晶体管415和416以及NMOS晶体管418和41A的栅极耦合。这些输入端的连接与“异或”门401的输入端的连接是不同的。可以证明，图18中“与非”门411的电路结构进行的是逻辑“与非”运算，当输入端DATA和DATA_N均为高时，向放电元件412提供的是地电位信号，当DATA或者DATA_N中任一者为低时，提供的是高电位信号。
下面描述第三个实施例中n位比较器30的运行。
对于超高速缓冲存储器命中和丢失，n位比较器30的整体电路运行与第一个实施例中n位比较器10的运行类似。下文中的描述将集中在如同17和18中所示输出控制电路410的运行。
当时钟信号CLK电位低而DATA和DATA_N输入到输出控制电路410时，通过NMOS晶体管417、418、419和41A的路径均导通，而通过PMOS晶体管413、414、415和416的路径均处在不导通状态，从而“与非”门411的输出电位低，并且放电元件412断开，使得READY能够预充电到高逻辑电平。
当时钟信号CLK变高并且DATA<1：n>和DATA_N<1：n>变成有效时，两个中的一个输入端输出控制电路410，DATA或DATA_N变低。结果，或者通过PMOS晶体管413和414的路径导通，或者通过PMOS晶体管415和416的路径导通，而通过NMOS晶体管417、418、419和41A的路径均处在不导通的状态。所以，“与非”门411的输出变高，接通放电元件412，并且READY节点对地电位放电。
第三个实施例的特点是，“与非”门411中DATA和DATA_N信号的传播延迟等于单个位比较器400中“异或”门401的传播延迟，这是因为二者具有相同的电路结构。所以，在超高速缓冲存储器丢失的情况下，各失配位的单个位比较器400中放电元件402在与输出控制电路410中放电元件412相同的时刻导通。因而输出电路420中“或非”门422的两个输入端之间的时间差减小，n位比较器30的定时设计从总体上得到简化。
电路设计过程也被简化，这是因为在单个位比较器400和输出控制电路410中可以采用相同的电路设计。另外，通过计算机模拟进行的设计验证过程也被简化，这是因为单个位比较器400和输出控制电路410具有相同的寄生电容和电阻以及其他参数。因而可以缩短设计往返时间。
图16中反相器403中ADDR信号的传播延迟可以忽略，这是因为在DATA<1：n>和DATA_N<1：n>之前ADDR<1：n>变为有效的缘故。
作为第三个实施例的变异，采用双极晶体管来获得高速运行或处理大量的位，单个位比较器400和输出控制电路410中的放电元件402和412可以给出与第二个实施例中相同的结构。
下面描述第四个实施例。参见图19，第四个实施例是一个n位比较器40，它包含n单个位比较器500、输出控制电路510、输出电路520、PMOS晶体管530和531和容性假负载540。因此，第四个实施例在第一个实施例的结构中加入了一个假负载540。第四个实施例中其他的电路元件与第一个实施例中相应的元件是相同的。
假负载540与READY节点耦合。假负载540的功能是使READY节点的放电时间等于或大于COMP节点的放电时间，最差的情况是，只有一个不匹配位和COMP节点只通过一个单个位比较器500放电。例如，假负载540包含一NMOS晶体管541，该晶体管具有接地的栅极和源极、与READY节点耦合的漏极。因为其栅极接地，所以，NMOS晶体管541永远截止。
假设在这样的时刻，输出控制电路510中放电元件512与单个位比较器500中放电元件502中的每一个具有相同的电流驱动能力，那么应当调整假负载540中NMOS晶体管541的尺寸，从而READY节点的总寄生电容等于或大于COMP节点的总寄生电容。READY节点的寄生电容包括与READY节点耦合的连接线的寄生电容，和输出控制电路510中放电元件512中耦合晶体管或各晶体管中的寄生结电容。COMP节点的寄生电容包括将COMP节点耦合到所有单个位比较器500的连接线的寄生电容，以及n个放电元件502中晶体管的寄生结电容之和。
下面描述第四个实施例中n位比较器40的运行。
对于超高速缓冲存储器命中和丢失，n位比较器的整体电路运行与第一个实施例中n位比较器10的运行是类似的，但是第四个实施例在发生超高速缓冲存储器丢失时提供了优越的防止HIT输出信号中出现故障的性能。
图20描述的是第一个实施例中超高速缓冲存储器丢失中是如何发生故障的。时钟信号CLK变高，字线WL变高，输入信号DATA<1：n>和DATA_N<1：n>变成互补状态，并且READY节点与图8中所示相同的定时变低。如果COMP节点比READY节点放电取更长的时间，那么在COMP节点变低之前将会出现延迟。在READY电位下降和COMP电位下降之间的时间间隔内，“或非”门522接收两个低输入，并且如同所示，HIT信号变高，不正确地给出超高速缓冲存储器命中。
为了清楚起见，图20中，从READY电位的下降到COMP电位的下降的延迟长度被放大；即使只在单个位中超高速缓冲存储器丢失是失配，图20中描述的幅度故障通常也不会发生在第一个实施例中。但是，却不能完全在去掉HIT信号中象尖峰一样的故障。
在第四个实施例中，当单个位不一致时，在COMP节点之前READY节点不放电，这是因为它等于或大于寄生电容。因此不会发生图20所示类型的故障。
当两个或多个位不一致时，COMP节点放电比READY节点的放电快，这是因为COMP节点通过两个或多个放电元件502放电，而READY节点仅通过一个放电元件512放电的缘故。在这种情况下，存在一个“或非”门522接收两个高输入而不是一个高输入的时间间隔，但这不会产生故障，因为“或非”门522的输出保持在低状态。
如果输出控制电路510的放电元件512的电流驱动能力不等于单个位比较器500中放电元件502的电流驱动能力，那么应当相应调整假负载540的电容，使READY节点的放电时间等于或大于COMP节点最差情况下的放电时间。
下面描述第五个实施例。
参见图21，第五个实施例是一个n位比较器50，它包含n单个位比较器600、输出控制电路610、输出电路620、PMOS晶体管630和631以及假负载640。除了假负载640以外，其他元件与第四个实施例中的相应元件相似。
第四个实施例允许单个位比较器和输出控制电路采用具有不同电流驱动能力的放电元件。然而，第五个实施例采用在单个位比较器600和输出控制电路610中具有相等电流驱动能力的相同放电元件641。假负载640包含并联与READY端耦合的n-1个以上相同的放电元件。
单个位比较器600、输出控制电路610和假负载640中放电元件的结构可以如第一个实施例中的那样，包含一个NMOS晶体管。也可以是，放电元件641可以都具有如第二个实施例中所示的结构，每一个包含NMOS晶体管、双极晶体管和电阻性元件，或者任何其他合适的结构。
通过例如使其组成的NMOS晶体管的栅极接地假负载640中放电元件641永久关断，从而使之不会拉低READY端子的电位。假负载640中放电元件641的唯一功能是为READY节点提供附加寄生结电容。COMP节点与n单个位比较器600中的n个放电元件641耦合。READY节点类似地与n个放电元件641(输出控制电路610中一个，假负载640中n-1个)，从而COMP和READY节点的寄生结电容实际上相等。
第五个实施例的n位比较器50以与第四个实施例的n位比较器40相同的方式运行。在超高速缓冲存储器丢失中，在只有一个位不一致的最坏情况下，COMP和READY节点以大体相等的时间放电，这是因为二节点都耦合到相同的寄生结电容，并且二节点通过相同的放电元件641放电。如果有一个以上个位不一致，那么COMP节点就以比READY节点更快的速度放电。在任何一种情况下，HIT输出信号中不会出现故障。
第五个实施例的优点是在结构上相同的放电元件641的使用确保了相等的结电容和相等的电流驱动能力，而无需依赖于这些参数的计算值。所以电路设计过程被简化，定时可靠性得以提高。特别是，改变放电元件特性的制造过程变化不会影响电路定时关系。
下面描述第六个实施例。
参见图22，第六个实施例的n位比较器60包含n个单个位比较器700、输出控制电路710、输出电路720、PMOS晶体管730和731和假负载740。这些元件与第四个实施例中的相应元件是相同的。第四个实施例的n位比较器40和第六个实施例的n位比较器60之间的差异主要是电路元件的具体分布和输入连接，具体地说，即输出控制电路710的位置和输入连接。
在第六个实施例中，从单个位比较器700中的一个的输入信号线中分支出通向输出控制电路710的输入信号线。这个单个位比较器700按照互联信号线长度，是与输出电路720离得最远的单个位比较器700。
输出控制电路710实际上放置在靠近单个位比较器700的地方，从而输入信号线的分支具有大体相同的长度和大体相等的寄生电阻和电容。类似地，通过COMP节点，将这个最远的单个位比较器700互联到输出电路720的信号线的长度大体等于通过READY节点将输出控制电路710互联到输出电路720的信号线的长度，并且二信号线具有大体相等的寄生电阻和电容。
例如，如果通过互联信号线的最大长度，将接收输入信号的第一位DATA<1>、DATA_N<1>的单个位比较器700与输出电路720分开，那么如图22所示，第一位输入信号线分支，将DATA<1>和DATA_N<1>传送到最远的单个位比较器700。接收输入信号DATA<1>、DATA_N<1>和ADDR<1>的单个位比较器700看上去靠近输出电路720，而不是分开成最远，但是图22是示意图，并没有绘出电路元件的实际物理分布关系。
下面，如图22所示，在输出控制电路710接收DATA<1>和DATA_N<1>信号的假设下，描述第六个实施例的运行。
对于超高速缓冲存储器命中和丢失，第六个实施例中n位比较器60的整体电路运行与第四个实施例中n位比较器40的运行类似。
在超高速缓冲存储器丢失的情况下，如果仅有的不一致位是第一位(DATA<1>≠ADDR<1>)，那么接收该位的单个比较器700中的放电元件702和输出控制电路710中的放电元件712在大体相同时间内开启，这是因为输入信号DATA<1>和DATA_N<1>在相同的时间内到达该单个位比较器700和输出控制电路710的缘故。因为假负载740使READY节点的放电时间等于或大于COMP节点的放电时间，所以在从COMP节点的输入之前，从READY节点到输出电路720的输入不会改变，产生没有故障的HIT输出信号。
如果除了第一位以外有不一致的位，那么因为接收其他位的单个位比较器700比输出控制电路710更靠近输出电路720，所以，在从READY节点接收低输入之前，输出电路720从COMP节点接收低输入，确保了HIT输出信号保持在低状态，并再次避免了故障。
通过按照互联线长度将输出控制电路710放置在靠近离输出控制电路720最远的单个位比较器700，并将相同的输入信号馈送到输出控制电路710和该单个位比较器700，第六个实施例有助于确保在COMP输入之前，输入到输出电路720的READY输入不会下降，而不管有多少个输入位，并且不管最远的单个位比较器700离输出电路720有多远。
下面描述第七个实施例。
参见图23，第七个实施例是一个n位比较器70，它包含：n单个位比较器800、输出控制电路810、输出电路820、PMOS晶体管830和831以及假负载840。除了假负载840的内部结构以外，第七个实施例与第五个实施例是相同的。
与第五个实施例的n位比较器50一样，第七个实施例的n位比较器70在单个位比较器800、输出控制电路810和假负载840中采用相同的放电元件841。与第五个实施例不同，第七个实施例在假负载840中放置了至少n个这样的放电元件841，使READY节点的寄生结电容比COMP节点的寄生结电容大。
对于超高速缓冲存储器命中和丢失，除了当超高速缓冲存储器丢失发生时，即使只有一个位不一致，READY节点的电位下降得比COMP节点电位下降慢以外，第七个实施例的n位比较器的整体电路运行与第五个实施例的运行是相似的。这是因为必须在READY节点处放电的寄生结电容超过必须在COMP节点处放电的寄生结电容的缘故。
因此，即使在最坏的情况下，只有在COMP节点准备好以后，否则READY节点不会下降。从而提供了在HIT输出信号中对故障的额外防护措施。
为了与上述实施例进行比较，图24示出了一个当n等于4时的经典n位比较器的例子。输入信号DATA<1：4>和ADDR<1：4>的各个位提供到4个“异或”门1、2、3和4，“异或”门的输出由4输入端的“或非”门5组合。除了先前指出的设计具有许多输入端的“或非”门的问题以外，图24中的电路需要与“异或”门1、2、3和4中每一个到“或非”门5的分开的互联线，“异或”门1、2、3和4对应于本发明的单个位比较器。通过采用对所有单个位比较器的一条互联线，本发明节省了空间。
上述实施例的描述是针对超高速缓冲存储器中的命中-丢失来进行的，但本发明并非仅仅限于这种应用。如果满足下面两个条件，本发明的多位比较器可以应用在必须比较两个多位输入信号A和B并产生指示两个输入信号是否相同的输出信号的任何电路。
第一个条件是输入信号中的一个(例如信号B)必须具有可以根据信号自身的变化而检测到的有效和无效状态。在上述实施例中，上述条件是通过使信号B作为一对信号DATA<1：n>和DATA_N<1：n>而输入来满足的，信号对DATA<1：n>和DATA_N<1：n>当有效时为互补，而当无效时是相同的。
第二个条件是在其他输入信号(信号A)变成有效之前，信号B不能从无效状态变换到有效状态。
上述实施例可以以不同的方式组合起来，由于数量太多而不能完整列出。例如，可以将第二、第三、第四个实施例的特征组合起来，或者将第六和第七个实施例的特征组合起来。
在本发明比较器的输出中，不必为高逻辑电平指定一命中，而为低逻辑电平指定一丢失；这些逻辑电平可以被反相。例如，通过互换COMP节点或READY节点处或在二节点处电源和地电位的作用，而将内部逻辑电平反相。如果将COMP和READY节点预充电到不同的电位上，那么尽管在这种情况下确保COMP节点和READY节点具有相等的充电时间变得更加困难，但可以从输出电路中去掉反相器(invertor)。
还应当指出，本发明的比较器也可以被描述成确定二输入信号(ADDR<1：n>和DATA_N<1：n>)的所有位是否不一致，而不是二输入信号(ADDR<1：n>和DATA<1：n>)的所有位是否一致。
单个位比较器、输出控制电路和输出电路的内部电路结构并不仅限于上述实施例中描述的结构。这些电路可以具有其他的结构，采用不同数量和类型的电路元件和不同的内部连接关系。
本领域的技术人员可以认识到，在权利要求所述的保护范围内，还可以对上述实施例作进一步的修正。