电位发生电路、电位发生装置和用它的半导体装置和其驱动方法.pdf

具体实施方式

下面，参照附图来说明本发明的电位发生电路、电位发生装置及
使用其的半导体装置和其驱动方法的实施方式。

(实施方式1)

图1是表示本发明实施方式1的电位发生电路的电路图。本实施
方式的电位发生电路包括作为第二开关的N型MOS晶体管1、复位控
制端子2、强电介质写入端子3、作为第一电容器的常电介质电容器4、
作为第二电容器的强电介质电容器(ferroelectric capacitor)6、强电介
质复位端子7、输出控制端子8、作为第一开关的N型MOS晶体管9、
负荷电容器10及输出端子11。常电介质电容器4及强电介质电容器6
串联连接后形成连接节点5。另外，形成于MOS晶体管的源极/漏极区
域与基板之间的pn结为了避免向正向偏压而连接于输出端子11上，
使N型MOS晶体管1、9的基板变为负电位。另外，图1中用负荷阻
抗12来表示电压的供给对象。在本说明书中，端子不限于连接器、连
接管脚等电路部件，还意味着形成电连接的各电路元件的端部。

作为一例，使用材料是钽酸锶铋(SrBi₂Ta₂O₉；SBT)、面积是100
平方微米的强电介质电容器6与电容值为3.2pF的常电介质电容器4。
另外，设负荷电容器10的电容值为20pF，负荷阻抗12的阻抗值为
500kΩ。下面说明上述结构的电位发生电路的动作。关于强电介质电容
器6的电特性的细节如后所述，这里省略说明。另外，在初始状态下，
复位控制端子2、强电介质写入端子3、强电介质复位端子7及输出控
制端子8的各电位为0V，N型MOS晶体管1、9为截止状态。

首先，在第一期间，从上述初始状态开始向强电介质写入端子3
施加5V的正脉冲状电压Vwp。将使强电介质电容器6的极化反转的
第一期间称为强电介质写入期间。接着，在第二期间中，将强电介质
写入端子3的电压Vwp变为与强电介质复位端子7相同的电位、即0V。
从而，在连接节点5上发生负电位。此时，施加电源电压Vdd，作为
输出控制端子8的电压Vog，使N型MOS晶体管9变为导通状态，从
而将连接节点5保持的电位Vcp输出到输出端子11。第二期间是输出
基于强电介质电容器6的极化反转的电位的期间，将第二期间称为强
电介质读出期间。另外，在该强电介质读出期间中，通过从输出端子
11向连接节点5流入负荷电流，在连接节点5中积累正电荷，强电介
质电容器6的极化变得不稳定，所以输出电位的绝对值缓慢降低。为
了防止该输出降低，在第三期间中，使强电介质电容器6的极化逆向
反转，导出连接节点5中积累的电荷。即，将输出控制端子8的电压
设为0V，将N型MOS晶体管9变为截止状态，同时，向复位控制端
子2施加电源电压Vdd，将N型MOS晶体管1变为导通状态，将连接
节点5变为接地电位，向强电介质复位端子7施加脉冲状的正电压Vrp，
从而使强电介质电容器6的极化与强电介质写入期间成反向地反转。
由此复位强电介质电容器6的极化状态。将该第三期间称为强电介质
逆反转期间。最后，在第四期间中，N型MOS晶体管1仍为导通状态，
即将连接节点5维持在接地电位不变，将强电介质复位端子7变为接
地电位、即0V。从而，可导出连接节点5中积累的正电荷。将该第四
期间称为电荷导出期间。

根据图2来说明上述省略说明的强电介质电容器6与常电介质电
容器4的串联连接电路的动作。图2(a)是串联连接强电介质电容器6a
与电容值Cc的常电介质电容器4a的电路图。在将强电介质电容器6a
的端子7a接地、向常电介质电容器4a的端子3a施加电压Vpp的情况
下，设分别施加于强电介质电容器6a与常电介质电容器4a上的电压
分别为Vf、Vc。即有：

Vpp＝Vf+Vc                   (式2)。

另外，若设因强电介质电容器6a的极化现象感应的电荷量为Q，则在
常电介质电容器4a的上部电极中也感应电荷量Q，按照电荷保存法则，
强电介质电容器6a与常电介质电容器4a的连接节点5a的全部电荷为
0。即有：

Q＝Cc·Vc                    (式3)。

将式2代入式3中，有

Q＝Cc·(Vpp-Vf)              (式4)。

另一方面，强电介质电容器6a的电荷量Q与电压Vf的关系如图2(b)
所示，表示磁滞特性。图2(b)中，式4的关系成立的倾斜直线叠在磁
滞曲线上表示。因此，图2(b)中磁滞曲线与倾斜直线的交点表示同时
满足磁滞特性及式4的关系的状态、即施加于图2(a)所示强电介质电容
器6a上的电压Vf及电荷量Q。

图2(b)中所示点A表示将强电介质电容器6a的端子7a接地、向
常电介质电容器4a的端子3a施加正的大电压(Vpp)并保持状态下的强
电介质电容器6a的电荷量Q及电压Vf。点A的状态对应于上述强电
介质写入期间。另外，点B表示维持强电介质电容器6a的端子7a的
接地不变、向常电介质电容器4a的端子3a施加正的大电压后将电压
恢复到0V的状态下的强电介质电容器6a的电荷量Q及电压Vf。点B
的状态对应于上述强电介质读出期间。此时，向强电介质电容器6a的
两端5a、6a施加负电压-Vh(参照图2(b))。即，因为强电介质电容器6a
的端子7a接地，所以强电介质电容器6a与常电介质电容器4a的连接
节点5a保持在负电位-Vh。因此，如上述图1所示电路图中，在强电
介质读出期间中，在N型MOS晶体管9导通的情况下，将发生于连
接节点5上的该负电位-Vh输出到输出端子11。另外，点C表示将连
接节点5a设为接地电位、向强电介质电容器6a的端子7a施加负的大
电压(-Vpp’)并保持的状态下的强电介质电容器6a的电荷量Q及电压
Vf。这里，施加于端子7a上的负电压(-Vpp’)的绝对值可以是比施加
于端子3a上的正电压(Vpp)小的值。点C的状态对应于上述强电介质
逆反转期间。此时，在强电介质电容器6a中产生与点A的状态(对应
于强电介质写入期间)逆向的电场，强电介质电容器6a的极化方向与强
电介质写入期间逆向地反转，所以可复位强电介质电容器6a的极化状
态。另外，点D表示将连接节点5a设为接地电位、向强电介质电容器
6a的端子7a施加负的大电压(-Vpp’)后、电压恢复到0V状态下的强
电介质电容器6a的电荷量Q及电压Vf。点D的状态对应于上述电荷
导出期间。因此，如上所述，在图1所示电路图中，在将强电介质复
位端子7变为接地电位后，若将N型MOS晶体管1保持在导通状态，
则强电介质电容器6的两端短路，积累在连接节点5中的电荷全部流
出。

根据图3来具体说明施加于本实施方式的电位发生电路中各端子
上的电压及其定时。图3中，Vwp、Vog、Vrp、Vrg分别表示强电介
质写入端子3、输出控制端子8、强电介质复位端子7、复位控制端子
2的电位。

(1)在强电介质写入期间t1，仅向强电介质写入端子3施加Vpp的
电压。作为一例，若施加约20ns期间的Vpp＝5V的电压，则在连接节
点5中发生约1.8V的电位。但是，在该期间中，输出控制端子8为0V，
N型MOS晶体管9为截止状态，所以不向输出端子11输出电位。

(2)在强电介质读出期间t2，仅向输出控制端子8施加Vdd的电压。
在该期间中，连接节点5如上所述保持在负电位。作为一例，若施加
约200ns期间的Vdd＝5V的电压，则连接节点5的电位Vcp约为-0.94V。
在本实施方式中，在该期间向作为输出控制端子8的N型MOS晶体
管9的栅极施加电源电压5V，所以输出端子11的输出电压不会仅下
降阈值电压。

(3)在强电介质逆反转期间t3，向强电介质复位端子7施加Vpp的
电压，向复位控制端子2施加Vdd的电压。在该期间中，强电介质电
容器6向与强电介质写入期间t1相反的方向极化反转。

(4)在电荷导出期间t4，接着强电介质逆反转期间t3向复位控制端
子2施加Vdd的电压，将强电介质复位端子7的电压恢复到0。在该
期间中，如上所述，强电介质电容器6的两端因N型MOS晶体管1
而短路，所以导出连接节点5中积累的电荷。

将上述期间t1-t4设为一周期，通过重复从(1)到(4)所示的动作，可
从输出端子11连续提供负电位。

图4是表示在图3所示定时控制本实施方式的电位发生电路各端
子电压的情况下的输出端子11的电位Vbb的时间变化的图。这里，在
约20ns的强电介质写入期间t1施加Vpp＝5V的电压，在约200ns的强
电介质读出期间t2施加Vdd＝5V的电压，在约20ns的强电介质逆反转
期间t3施加Vpp＝Vdd＝5V的电压，在约180ns的电荷导出期间t4施加
Vdd＝5V的电压。从图4可知，大约经过10微秒，输出端子11的电位
Vbb变得十分稳定，此时，Vbb约为-0.92V。另外，此时的负荷电流约
为1.9微安。

图5(a)、(b)是表示在与图4相同的条件下、本实施方式的电位发
生电路的输出稳定状态下的输出端子11的电位Vbb及连接节点5的电
位Vcp各自的时间变化图。如图5(a)所示，输出端子11的电位Vbb
由于在上述强电介质写入期间t1与连接节点5分离，所以输出约降低
到-0.89V。但是，若变为强电介质读出期间t2，则从连接节点5提供电
位，所以输出电位Vbb约恢复到-0.95V。在从强电介质逆反转期间t3
开始到电荷导出期间t4，电位Vbb从约-0.95V单调增加到约-0.90V。
如图5(b)所示，在强电介质写入期间t1，向强电介质写入端子3施加
正脉冲状的电压，所以连接节点5的电位Vcp约为1.8V。在强电介质
读出期间t2，Vcp保持在约-0.94V的负电位。在强电介质逆反转期间
t3，因为逆向反转强电介质电容器6的极化，所以Vcp最大约为1.4V。
在电荷导出期间t4，强电介质电容器6的两端短路，所以Vcp变为0V。
即，输出端子11的电位Vbb的脉动电压约为0.06V，若在一周期平均，
则约为0.92V。

如上所述，本发明实施方式1的电位发生电路利用强电介质电容
器6的极化反转，所以通过施加正的脉冲状电压，在强电介质电容器6
与常电介质电容器4的连接节点5中产生负电位。另外，为了变为导
通状态，向N型MOS晶体管1、9的栅极施加电源电压，所以输出电
压不会仅下降N型MOS晶体管1、9的阈值电压大小。并且，在现有
基板偏压发生电路中由于使用常电介质电容器，所以必需始终向常电
介质电容器施加脉冲状电压，但在本实施方式的电位发生电路中，因
为利用基于强电介质电容器的剩余极化的电位发生，所以不必始终向
强电介质电容器施加脉冲状电压，与现有基板偏压发生电路相比，改
善了功效。

另外，上述说明了使用STB来作为强电介质电容器的材料的情况，
便不限于STB，钛酸锆酸铅(Pb(Zr_0.45Ti_0.55)O₃；PZT)等、只要是施加电
压与积累电荷的关系具有磁滞特性的材料，不用说都可得到本实施方
式的电位发生电路的动作特性。例如，即使聚偏氟乙烯三氟乙烯共聚
物(P(VDF/TrFE))等高分子化合物，也可得到同样的动作特性。

另外，到达图4、5所示稳定电位之前所需时间、脉动起伏的大小
随负荷阻抗12及负荷电容器10的值变化。因此，期望对应于提供电
位的对象的电特性，设计、调节以负荷电容器10为首的电位发生电路
各部的电路常数，以得到期望的输出特性。

(实施方式2)

图6(a)是表示本发明实施方式2的电位发生装置的示意结构框图。
如图6(a)所示，本实施方式的电位发生装置具备实施方式1的电位发生
电路14、控制电位发生电路14的控制电路13和检测电位发生电路14
的输出电位的检测电路15。

在本实施方式中，控制电路13是按实施方式1的图3所示驱动方
法来使电位发生电路14动作的电路。即，控制电路13在动作中按图3
所示定时向电位发生电路14的端子2、3、7、8(参照图1)提供规定的
电压。图6中的记号φ表示提供给电位发生电路14的各端子2、3、7、
8的电压Vrg、Vwp、Vrp、Vog。控制电路13对应于从电位检测电路
15提供的信号，使动作状态变化。

首先，说明控制电路13对应于从电位检测电路15提供的信号来
动作或停止的情况。设第一规定值V1、第二规定值V2存在0＜V1＜V2
的关系。电位检测电路15检测从电位发生电路14输出的电位绝对值
|Vbb|，若|Vbb|在V1以下，则输出使控制电路13动作的信号，
维持该状态，直到|Vbb|在V2以上，若|Vbb|在V2以上，则输
出使控制电路13停止的信号，维持该状态，直到变为V1以下。

具体而言，如图6(b)所示，设第一规定值V1＝0.90V、第二规定值
V2＝0.94V，则在从控制电路13为动作中、从电位发生电路14输出的
电位的绝对值|Vbb|在0.90-0.94V之间的状态开始，|Vbb|上升，
变为|Vbb|≥0.94V的状态的情况下，电位检测电路15输出使控制
电路13停止的信号。之后，在|Vbb|下降，直到变为|Vbb|≤0.90V
之前，电位检测电路15维持该状态、即维持使控制电路13停止的信
号的输出，若为|Vbb|≤0.90V，则电位检测电路15输出使控制电路
13动作的信号。另外，在|Vbb|上升，直到变为|Vbb|≥0.94V之
前，电位检测电路15维持该状态、即维持使控制电路13动作的信号
的输出，若为|Vbb|≥0.94V，则电位检测电路15输出使控制电路
13停止的信号。

另外，为了使电位发生装置稳定动作，在两个动作阈值电压V1、
V2上设置0.4V的差，但该值不限制本发明的任何原理。即，既可设
定为0.4V以外的值，也可使用一个阈值。例如，电位检测电路15检
测从电位发生电路14输出的电位绝对值|Vbb|，若在规定阈值V3
以下，则输出使控制电路13动作的信号，若超过阈值V3，则输出使
控制电路13停止的信号。

接着，说明控制电路13对应于从电位检测电路15输入的信号来
变更向电位发生电路14提供电压的定时的情况。这是因为输出端子11
的电压Vbb的绝对值|Vbb|如图5所示，在强电介质写入期间t1的
最后瞬间变为最小值，接着在进入强电介质读出期间t2之后马上变为
最大值，所以观测绝对值|Vbb|，控制电路13调节向电位发生电路
14提供电压的定时，使最小值、最大值的幅度(脉动起伏)变小。即，
电位检测电路15检测从电位发生电路14输出的电位绝对值|Vbb|，
若|Vbb|在规定值以下V4，则向控制电路13输出结束电荷导出期间
t4、使强电介质写入期间t1开始的信号。

具体而言，以图5为一例进行说明，Vbb在强电介质写入期间t1
的开始时刻约为-0.90V，在结束之前约为-0.98V，所以电位检测电路15
检测从电位发生电路14输出的电位绝对值|Vbb|，若|Vbb|在规
定值V4以下、例如在V4＝0.91V以下，则向控制电路13输出结束电
荷导出期间t4并使强电介质写入期间t1开始的信号。接受该信号后，
控制电路13向电位发生电路14提供对应于强电介质写入期间t1的输
出信号，若在规定时间t1之后移动到强电介质读出期间t2，则Vbb没
有如图5(a)所示上升到约-0.89V，例如在约-0.90V之前，停止上升，减
少到约-0.95V。从而，脉动起伏从约0.6V(＝0.95-0.89)减少到约
0.5V(＝0.95-0.90)。这里，以必须经过电荷导出期间t4作为条件，即没
有不经过电荷导出期间t4地从强电介质逆反转期间t3移动到强电介质
写入期间t1，确定V4的值即可。

如上所述，通过设置电位检测电路15，对应于来自电位检测电路
15的信号，使控制电路13控制电位发生电路14的状态变化，从而可
在使输出电位Vbb稳定的同时，抑制电路的功耗。

(实施方式3)

图7是表示本发明实施方式3的电位发生装置的示意结构框图。
本实施方式的电位发生装置具备第一控制电路16、第一电位发生电路
17、第一电位检测电路18、第二控制电路19、第二电位发生电路20
及第二电位检测电路21。这里，第一控制电路16、第一电位发生电路
17及第一电位检测电路18和第二控制电路19、第二电位发生电路20
及第二电位检测电路21分别是与上述实施方式2一样的电路结构，进
行一样的动作。另外，第一控制电路16向第一电位发生电路17的各
端子提供各电压(用φ1表示)的定时、与第二控制电路19向第二电位
发生电路20的各端子提供各电压(用φ2表示)的定时当以图3所示t1-t4
为1周期时偏差半周期。

例如，在前半个半周期中，第一控制电路16向第一电位发生电路
17进行对应于强电介质读出期间t2的电压供给，在后半个半周期中，
第二控制电路19向第二电位发生电路20进行对应于强电介质读出期
间t2的电压供给。此时，在前半个半周期中，第二电位发生电路20
未变为相当于强电介质读出期间t2的状态，N型MOS晶体管9(参照
图1)为截止状态，第二电位发生电路20从输出端子开放。另外，在后
半个半周期中，第一电位发生电路17未变为相当于强电介质读出期间
t2的状态，N型MOS晶体管9(参照图1)为截止状态，第一电位发生电
路17从输出端子开放。因此，在前半个半周期中，仅第一电位发生电
路17变为相当于强电介质读出期间t2的状态，向输出端子提供电位，
在后半个半周期中，仅第二电位发生电路20变为相当于强电介质读出
期间t2的状态，向输出端子提供电位。

从而，实施方式2的电位发生装置在1个周期中仅1次变为强电
介质读出期间t2，从连接端子提供电位，而本实施方式的电位发生装
置在1个周期中两次变为强电介质读出期间t2，从连接端子提供电位，
与实施方式2的电位发生装置相比，从电位发生电路17、20的输出端
子提供电位的期间长，所以输出电压Vbb的脉动起伏变小。另外，因
为由两个电位发生电路17、20提供电位，所以还可增大负荷电流。

如上所述，根据本实施方式的电位发生装置，通过设置两个实施
方式2的电路，使其动作周期相差半周期，则可抑制输出电位的脉动
起伏，增大负荷电流。例如，将第一电位发生电路17及第二电位发生
电路20各自具备的负荷电容器的容量值设定为图1的负荷电容器10
的电容值的1/2，使第一电位发生电路17及第二电位发生电路20的动
作周期相差半周期，从而可以在与图4所示曲线一样的时间定数内稳
定，且可得到脉动起伏比图4所示脉动起伏还小的输出电压。

在上述实施方式中，说明具备两个电位检测电路18、21的情况，
但也可具备一个电位检测电路，将来自电位检测电路的输出信号输入
两个控制电路16、19中。

(实施方式4)

图8是表示本发明实施方式4的半导体装置的示意结构电路图。
本实施方式的半导体装置具备DRAM(Dynamic Random Access
Memory)存储器单元、实施方式2的电位发生装置22、及第三开关23。
另外，各存储器单元由MOS晶体管25及电容器26构成，连接于位线
(BL)24及字线(WL)27上。

DRAM为了补偿存储的损失、即漏电流引起的电容器26的电荷损
失，必需在每个某一规定时间进行更新，因此功耗增大。本实施方式
的半导体装置的特征在于通过在待机时使DRAM的字线27变为负电
位，可降低从构成存储器单元的MOS晶体管25的亚阈值区域中的电
容器26到接地电位的漏电流，从而可实现DRAM的低功耗。

如图8所示，各字线27经开关23连接电位发生装置22。在本实
施方式的半导体装置中，在存储器单元动作时，开关23变为截止状态，
切断字线27与电位发生装置22，在存储器单元待机时，开关23变为
导通状态，连接字线27与电位发生装置22。由此，在待机时，从电位
发生装置22向各存储器单元的MOS晶体管25的栅极提供负电位，可
降低待机时从电容器26到接地电位的漏电流。另外，通过降低漏电流，
可延长DRAM的再更新周期。因此，可实现比现有DRAM电路低的
功耗。另外，即使在读出存储器单元的电容器26中积累的电荷形成的
电位时的读出放大器中，漏电流也减少，所以可扩大极限，提高DRAM
电路的可靠性。

如上所述，根据本实施方式的半导体装置，通过待机时向存储器
单元的字线27施加实施方式2的电位发生装置22的输出，可降低待
机时的存储器单元的漏电流，可实现低功耗。

在本实施方式中，为了节省面积而使用实施方式2的电位发生装
置，但也可使用实施方式3的电位发生装置。另外，也可使用强电介
质来作为存储器单元的电容器的材料，并且，只要是在存储器单元访
问中具有传输门的半导体装置，则即使使用由场效应晶体管和阻抗构
成的存储器单元等，不用说，也可得到与本实施方式的半导体装置一
样的效果。

(实施方式5)

图9是表示本发明实施方式5的半导体装置的示意结构电路图。
本实施方式的半导体装置包含SRAM(Static Random Access Memory)存
储器单元、实施方式2的电位发生装置31及第四开关32。另外，各
SRAM存储器单元由两个传输门34、34a和两个触发器35、35a构成，
连接于位线(BL)33及字线(WL)36上。

本实施方式的半导体装置的特征在于通过使连接于SRAM传输门
的栅极上的字线36变为负电位，可降低存储器单元的传输门34、34a
的亚阈值区域中存储器单元的从触发器到接地电位的漏电流，从而可
比以前的SRAM电路功耗低。

如图9所示，在各字线36上经开关32连接电位发生装置31。在
本实施方式的半导体装置中，在存储器单元动作时，开关32变为截止
状态，切断字线36与电位发生装置31，在存储器单元待机时，开关
32变为导通状态，连接字线36与电位发生装置31。从而，待机时通
过从电位发生装置31向各存储器单元的传输门的栅极施加负电位，可
降低待机时存储器单元的漏电流，可低功耗。    

如上所述，根据本实施方式的半导体装置，通过在待机时向存储
器单元的字线36施加实施方式2的电位发生装置31的输出，从而可
降低待机时的存储器单元的漏电流，可低功耗。

另外，在本实施方式中，为了节省面积而使用实施方式2的电位
发生装置，但也可使用实施方式3的电位发生装置。另外，SRAM存
储器单元不限于图9所示的基于触发器的结构，也可是使用阻抗的阻
抗负荷型单元。

(实施方式6)

图10是表示本发明实施方式6的半导体装置的示意结构电路图。
本实施方式的半导体装置包括作为P型场效应晶体管的P型MOS晶体
管41、作为N型场效应晶体管的N型晶体管42、第五开关43及实施
方式3的电位发生装置44。P型MOS晶体管41及N型MOS晶体管
42串联连接，构成逆变器。这里，N型MOS晶体管42是可通过使基
板电位变化使N型MOS晶体管的阈值电压变化的VTCMOS(Variable
Threshold CMOS)。另外，在N型MOS晶体管42的基板上，经第五开
关43连接实施方式3的电位发生装置44。

待机时通过增大N型MOS晶体管42的阈值电压，可降低N型
MOS晶体管42的亚阈值区域中从电源电位Vdd到接地电位Vss的漏
电流，但因此必需将N型MOS晶体管42的基板变为负电位。在本实
施方式的半导体装置中，在逆变电路待机时，开关43变为导通状态，
从电位发生装置44向N型MOS晶体管42的基板提供负电位，在逆
变电路动作时，开关43变为截止状态，向N型MOS晶体管42的基
板提供接地电位Vss。从而，在逆变电路待机时，N型MOS晶体管42
的阈值电压变大，可降低漏电流，在逆变电路动作时，可提高驱动电
流。

如上所述，通过待机时向N型MOS晶体管42的基板提供实施方
式3的电位发生装置44的输出，与以前的VTCMOS相比，可降低待
机时的漏电流。另外，动作时N型MOS晶体管的阈值比待机时小，
所以可提高驱动电流。

另外，在本实施方式中，使用实施方式3的电位发生装置，但也
可使用实施方式2的电位发生装置，此时也可得到一样的效果。另外，
在本实施方式中说明构成逆变电路的情况，但不限于逆变电路，也可
是使用VTCMOS的电路。

(实施方式7)

图11是表示本发明实施方式7的半导体装置的示意结构的框图。
本实施方式的半导体装置包括第一电位发生装置51、第六开关52、高
阈值P型MOS晶体管53、高阈值N型MOS晶体管56、第七开关57、
第二电位发生装置58、和构成逻辑电路的低阈值P型MOS晶体管54
及低阈值N型MOS晶体管55。这里，电位发生装置51、58都是图7
所示实施方式3的电位发生装置。省略向高阈值P型MOS晶体管53
及高阈值N型MOS晶体管56的各栅极提供正电位用的栅极控制线。

在本实施方式的半导体装置中，为了增大驱动电流，在逻辑电路
中使用作为阈值电压低的MOS晶体管的低阈值MOS晶体管54、55，
在漏电流成问题的部位、即逻辑电路与电源电位Vdd之间、及逻辑电
路与接地电位Vss之间，使用作为阈值电压高的MOS晶体管的高阈值
MOS晶体管53、56。这样，将使用不同阈值电压的MOS晶体管的电
路称为MTCMOS(Multi Threshold CMOS)。

本实施方式的半导体装置在逻辑电路动作时，第七开关57变为截
止状态，从栅极控制线(未图示)向高阈值N型MOS晶体管56的栅极
提供正电位，且第六开关52变为导通状态，将第一电位发生装置51
连接于高阈值P型晶体管53的栅极上，提供负电位。从而，可增大电
路动作时的驱动电流。即，与现有的MTCMOS相比，可增大电路动作
时的驱动电流。

另外，在逻辑电路待机时，第六开关52变为截止状态，从栅极控
制线(未图示)向高阈值P型MOS晶体管53的栅极提供正电位，且第
七开关57变为导通状态，将第二电位发生装置58连接于高阈值N型
MOS晶体管56的栅极上，提供负电位。从而，可降低高阈值N型MOS
晶体管56的亚阈值区域中从电源电位Vdd到接地电位Vss的漏电流。
即，与现有的MTCMOS相比，可减小电路待机时的漏电流。

如上所述，通过向高阈值MOS晶体管的栅极提供负电位，可增大
电路动作时的驱动电流，降低电路待机时的漏电流。

另外，逻辑电路不限制图11所示低阈值MOS晶体管54、55构成
的电路，也可以是经阈值电压比构成逻辑电路的MOS晶体管还高的
MOS晶体管向逻辑电路提供规定电位(电源电位、接地电位等)结构的
电路。即，对向逻辑电路提供规定电位的高阈值P型MOS晶体管，在
逻辑电路动作时从电位发生装置提供负电位，对向逻辑电路提供规定
电位的高阈值N型MOS晶体管，在待机时从电位发生装置提供负电
位。