基于Soc的可重构/双冗余VPX3U信号处理载板技术领域
本发明属于数字信号处理技术领域，更为具体地讲，涉及一种基于Soc的
可重构/双冗余VPX3U信号处理载板。
背景技术
以FPGA为核心的信号处理载板，作为数字前端高速信号处理模块，广泛
应用于机载/舰载信息载荷系统、测控/通信/导航设备、信号测试分析仪器等领域。
传统的FPGA信号处理载板，通常只针对单一功能设计，只注重单一性能的提
升，无法根据实际需求动态配置电路功能，灵活性、通用性和可扩展性能较差。
VPX是由VITA组织制定的用以满足恶劣环境下高可靠性、高宽带要求的
下一代高级嵌入式平台总线标准，具有传输带宽高、传输可靠度高、互联结构
灵活可配置等特点，越来越多的被应用在如航空航天等特殊工作条件下的嵌入
式信号处理系统中。VPX总线中定义了SRIO(SerialRapidIO)、PCIe(PCI
Express)、10GbEthernet等三种高速串行总线，满足不同应用的高速数据通信
要求。但是，目前多数基于VPX总线的信号处理载板相同功能的对外高速数据
总线都只设置了一组，没有考虑高速数据总线冗余备份的问题，导致其在极端
恶劣环境条件下工作可靠性难以保证。
未来嵌入式实时信号处理平台的发展方向，不仅要求具备高性能、高灵活、
高可靠性、可扩展的特征，同时对信号处理平台有严格的体积、重量和功耗限
制。因此，以FPGA为核心的信号处理载板正逐步向一体化柔性可重构架构演
进，其综合方式由“功能综合”逐步向“结构综合”发展。要求能够根据不同
的任务需求，在线配置软/硬件命令和参数，实现多种信号处理功能的动态切换。
同时，还应该具备高可靠性、大数据量、多速率的数据传输处理能力，确保数
据通信的安全性、及时性和可靠性。
发明内容
本发明的目的在于克服现有技术的不足，提供一种基于Soc的可重构/双冗余
VPX3U信号处理载板，在“FMC+FPGA+Soc+VPX”的系统架构下，实现载
板逻辑功能在线重构和VPX高速数据总线接口双冗余，有效提升载板的灵活性、
通用性和可靠性。
为实现上述发明目的，本发明一种基于Soc的可重构/双冗余VPX3U信号
处理载板，其特征在于，包括：
一VPX连接器，包括通用平面接口、数据平面接口、控制平面接口、扩展
平面接口和用户自定义接口；
其中，数据平面接口提供2组SRIOx4高速数据总线接口和2组PCIex1高速数
据总线接口；控制平面接口提供2组1GEx1高速数据总线接口；拓展平面接口提
供2组SRIOx4或2组PCIex4高速数据总线接口；通用平面接口为载板提供输入电
源、参考时钟和复位信号；用户自定义接口提供24对差分信号线接口及8个单端
信号线接口；
一PHY芯片，输入端与VPX控制平面中的2组1GEx1高速数据总线接口
相连，输出端与Soc控制器相连；PHY芯片接收主控交换板通过1GEx1高速数
据总线接口输入的控制命令或配置文件，并将接收到的命令或文件转换为
RGMII形式，输出至Soc控制器中；
一Soc控制器，基于“ARM核+FPGA”结构，即在单个芯片上集成了ARM处
理器子系统和可编程逻辑单元；Soc控制器PS端与PHY芯片、第一DDR3存储器
相连，PL端与可重构FPGA的配置接口相连；
所述Soc控制器作为FPGA重构控制器，在VPX控制平面1GEx1信号作用下，
Soc控制器从PHY芯片输出端接收文件或数据，并存储在第一DDR3中进行缓存，
接收完毕后，将文件或数据从第一DDR3中读出，根据不同任务需求，在线动态
配置FPGA的逻辑功能和参数，通过对FPGA内部逻辑资源的时分复用，实现多
种信号处理功能的动态切换；
所述Soc控制器也作为板级管理器，对信号处理载板实施电源模块管理、时
钟模块管理和工作状态监测；
一可重构FPGA芯片，分别与FMC连接器、Soc控制器、第二DDR3大容量数
据存储器相连，并与VPX数据平面接口中的2组SRIOx4和2组PCIex1高速数据总
线接口、扩展平面接口中的2组SRIOx4或PCIeX4高速数据总线接口、以及用户自
定义接口相连；
所述可重构FPGA芯片是信号处理载板的核心运算处理器件，根据Soc控制
器加载的程序对经FMC连接器输入的外部信号进行高速实时信号处理，处理后
的结果存储在第二DDR3存储器中，或者通过VPX连接器中提供的双冗余高速数
据总线与系统内主控交换板和相邻槽位板卡进行交互，还可以通过VPX用户自
定义接口与系统外设备进行交互；
一FMC连接器，采用高引脚数(HPC)标准，可搭载不同功能的FMC子
卡，实现不同种类外部信号的采集和接收；采用LA/HA/HB数据线和DPx10高
速数据线与FPGA芯片互联，实现FMC子卡与载板之间的数据传输。
本发明的发明目的是这样实现的：
本发明基于Soc的可重构/双冗余VPX3U信号处理载板，板载Soc控制器
在VPX控制平面1GEx1信号作用下，对高性能可重构FPGA进行控制命令动态
加载和逻辑功能在线重构，并完成板级电源、时钟管理和状态监测；可重构FPGA
芯片通过标准FMC接口与前端接收信号进行交互，根据加载程序实现多功能实
时数字信号处理。同时，在VPX连接器中设计双冗余数据总线接口，信号处理
载板可以通过VPX双冗余数据总线接口与主控交换板、相邻板卡等系统内其他
板卡进行数据交互。
同时，本发明基于Soc的可重构/双冗余VPX3U信号处理载板还具有以下
有益效果：
(1)、信号处理载板可在系统内主控交换板和Soc控制器的管理下实现控
制命令动态加载和逻辑功能在线重构。Soc控制器在VPX控制平面1GEx1信号
作用下，根据不同任务需求，在线动态配置FPGA的逻辑功能和参数，通过对
FPGA内部逻辑资源的时分复用，实现多种信号处理功能的动态切换，在优化系
统性能的同时，有效提升了载板的灵活性和通用性。
(2)、根据VPX协议，在VPX连接器中设计并采用了双冗余数据总线接
口，实现了数据传输总线的热备份，即：在VPX接口数据平面、控制平面和拓
展平面中，相同功能的高速数据总线均设置两组；信号处理载板受到系统内主
控交换板和Soc控制器的实时监测：当载板正常运行时，相同功能的两组高速
数据总线同时工作，均衡负载，有效增加数据吞吐量；当其中一组高速数据总
线发生故障时，迅速对信号处理载板实施有针对性的在线重构，由另一组相同
功能的高速数据总线接管并独立完成数据传输任务，确保载板正常工作，极大
的提升了载板的可靠性和安全性。
附图说明
图1是本发明基于Soc的可重构/双冗余VPX3U信号处理载板原理框图；
图2是VPX连接器的接口示意图；
图3是ZynqSoc芯片内部结构图；
图4是FPGA控制命令动态加载或逻辑功能在线重构原理框图。
具体实施方式
下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更
好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设
计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。
实施例
为了方便描述，先对具体实施方式中出现的相关专业术语进行说明：
FPGA(FieldProgrammableGateArray)：现场可编程门阵列；
SRIO(SerialRapidIO)：一种高速串行总线；
PCIe(PeripheralComponentInterconnectExpress)：外围设备互联总线；
1GE(1GbEthernet)：千兆以太网；
Soc(SystemOnChip)：片上系统；
PHY(PhysicalLayer)：物理层；
ARM(AdvancedRISCMachine)：进阶精简指令处理器；
MAC(MediaAccessControl)：介质访问控制层；
PS(ProcessingSystem)：处理器子系统；
PL(ProgrammableLogic)：可编程逻辑；
AXI(AdvancedExtensibleInterface)：ARM公司提出的一种片内总线；
MIO(MultiuseInput/Output):多功能复用输入/输出；
FMC(FPGAMezzanineCard)：FPGA夹层卡；
HPC(HighPinCountConnector)：高引脚数连接器；
DDR3SDRAM(DoubleDataRate3SynchronousDynamicRandomAccess
Memory)：第三代双倍速率同步状态随机存储器；
SerDes(Serializer-Deserializer)：串行解串器；
SGMII(SerialGigabitMediaIndependentInterface)：串行吉比特媒质独立接
口；
RGMII(ReducedGigabitMediaIndependentInterface)：精简吉比特媒质独
立接口；
GPIO(GeneralPurposeInput/Output)：通用输入/输出；
I2C(Inter－IntegratedCircuit)：一种两线式串行总线；
图1是本发明基于Soc的可重构/双冗余VPX3U信号处理载板原理框图。
在本实施例中，如图1所示，本发明一种基于Soc的可重构/双冗余VPX3U
信号处理载板，包括：VPX连接器、PHY芯片、Soc控制器、可重构FPGA芯
片和FMC连接器；
其中，如图2所示，VPX连接器包括通用平面接口、数据平面接口、控制平
面接口、扩展平面接口和用户自定义接口；在本实施例中，VPX连接器接口定
义兼容VPX标准接口定义中的SLT3-PAY-2F1F2U-14.2.1，
SLT3-PAY-2F2U-14.2.3及SLT3-PAY-2F4F2U-14.2.11标准。
在本实施例中，如图2所示，VPX连接器的通用平面为载板提供3.3V、5V、
12V输入电源，以及参考时钟、复位信号等系统信号；数据平面提供2组SRIOx4
高速总线接口和2组PCIex1高速总线接口；控制平面提供2组1GEx1高速总线
接口；拓展平面提供2组SRIOx4或2组PCIex4高速总线接口；用户自定义接
口提供24对差分信号线接口及8个单端信号线接口；
在本实施例中，在VPX连接器中设计并采用了双冗余数据总线接口，实现
了数据传输总线的热备份，即：在VPX接口数据平面、控制平面和拓展平面中，
相同功能的高速数据总线均设置两组；当载板正常运行时，相同功能的两组高
速数据总线同时工作，均衡负载，有效增加数据吞吐量；当其中一组高速数据
总线发生故障时，迅速对信号处理载板实施有针对性的在线重构，由另一组相
同功能的高速数据总线接管并独立完成数据传输任务。
如图1所示，PHY芯片的输入端与VPX控制平面中的2组1GEx1高速数
据总线接口相连，输出端与Soc控制器相连；PHY芯片接收主控交换板通过
1GEx1高速数据总线接口输入的控制命令或配置文件，并将接收到的命令或文
件转换为RGMII形式，输出至Soc控制器中；
在本实施例中，PHY芯片采用Broadcom公司生产的BCM5482SA2IFB，其
满足10/100/1000Mb以太网通信协议要求，支持2个SGMII/SerDes输入接口和
2个RGMII接口连接至MAC层。
如图1所示，Soc控制器PS端与PHY芯片、第一DDR3存储器相连，PL
端与可重构FPGA的配置接口相连；Soc控制器从PHY芯片输出端接收文件或
数据，并存储在第一DDR3中进行缓存，接收完毕后，将文件或数据从第一DDR3
中读出，根据不同任务需求，在线动态配置FPGA的逻辑功能和参数，通过对
FPGA内部逻辑资源的时分复用，实现多种信号处理功能的动态切换；Soc控制
器也作为板级管理器，对载板实施电源模块管理、时钟模块管理和工作状态监
测等；
在本实施例中，Soc控制器采用Xilinx公司新推出的Zynq-7000系列Soc系
统集成芯片，具体型号为XC7Z030-2SBG485I。该系列产品集以
CortexTM-A9MPCore处理器为核心的处理器系统(PS)和28nm可编程逻辑(PL)
为一体。PS端开发控制程序，PL端作为拓展平台，两端通过片内AXI总线紧
密相连。PS端包括ARM核、通用外设接口和存储器接口；其中，通用外设接
口包括千兆以太网控制器、USB控制器、CAN控制器等，可通过MIO引脚与
相应外设连接；存储器接口包括DDR3控制器等外部存储控制器，可控制外部
存储器进行数据读写操作；PL端包括大量可配置GPIO、集成PCIe核等丰富的
逻辑资源；
在本实施例中，如图3所示，在Zynq芯片PS端通用外设接口中配置2个
千兆以太网控制器(GigE)，作为千兆以太网MAC层接口；在PS端存储器接
口中配置1个DDR3控制器，控制外部DDR3存储器的数据读写；在PL端GPIO
中定义一个配置控制单元，通过配置控制单元实现对FPGA的命令加载和逻辑
重构；在PL端GPIO中定义一个电源控制单元，控制载板各模块的上电顺序；
还在PL端定义一个时钟控制单元，通过I2C总线对载板时钟模块进行管理；
如图1所示，可重构FPGA芯片作为信号处理载板的核心运算处理器件，分
别与FMC连接器、Soc控制器、第二DDR3大容量数据存储器连接，并与VPX数
据平面中的SRIOx4和PCIex1高速数据总线接口、扩展平面中的SRIOx4或PCIeX4
高速数据总线接口、以及用户自定义接口相连；
可重构FPGA芯片根据Soc控制器加载的程序对经过FMC连接器输入的外部
信号进行实时信号处理，处理后的结果存储在第二DDR3大容量数据存储器中，
或者通过VPX连接器中提供的双冗余高速数据总线与系统内主控交换板和相邻
槽位板卡进行交互，还可以通过VPX用户自定义接口与系统外设备进行交互。
在本实施例中，可重构FPGA芯片采用的型号为XC7VX485T-2FFG1158I，
该型号FPGA具有485760个逻辑单元，350个HPI/O管脚，48个GTX高速串
行收发器，最大收发速率可达到12.5Gb/s，可调用IP核资源实现多种高速串行
总线协议，如1GE、SRIO、PCIe等。
如图1所示，FMC连接器采用400个引脚的高引脚数(HPC)标准，用
LA/HA/HB数据线和DPx10高速数据线与FPGA芯片互联，实现FMC子卡与
载板之间的数据传输。在本实施例中，FMC连接器支持高达10Gb/S的信号传
输速率，潜在总带宽达40Gb/s。
图4是FPGA控制命令动态加载或逻辑功能在线重构原理框图。其工作流
程为：
当信号处理载板处于工作状态且需要重新加载控制命令或在线更新配置文
件时，系统内主控交换板通过VPX控制平面中的千兆以太网将控制命令或配置
文件发送至载板，载板物理层PHY芯片(BCM5482SA2IFB)通过SGMII端口
接收数据，并将其转换为RGMII格式；Soc控制器(XC7Z030-2SBG485I)PS
端配置2个千兆以太网控制器作为千兆以太网MAC层接口，并通过MIO管脚
与PHY芯片RGMII输出端相连；在DDR3控制器管理下，接收到的数据被存
入第一DDR3外部存储器中进行缓存，数据写入完毕后，再将数据从第一DDR3
存储器中读出，并通过PL端与FPGA相连的配置控制单元，在一定的配置模式
时序下，对FPGA(XC7VX485T-2FFG1158I)实施控制命令加载或逻辑功能在
线重构。
尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域
的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对
本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定
的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发
明创造均在保护之列。