具有窄输出脉冲的自动测试设备 本发明通常涉及自动测试设备，并尤其涉及电路系统，它允许自动测试设备产生具有窄脉冲宽度的激励信号。
自动测试设备被广泛地用于在生产过程中测试半导体元器件。自动测试设备产生激励信号并测量来自一个在测设备的响应。该响应与来自一个全功能的芯片的期望的响应比较以确定测试下的设备是否是全功能的。
自动测试设备用一个模式来编程，该模式代表用于测试下的一个设备的激励和期望的数据。不同类型的在测设备需要不同的测试模式。因此，自动测试设备必须是足够灵活的以产生一个宽范围的信号，该信号与许多芯片类型产生或接收的信号类型相兼容。
图1以简化的方框图形式显示了一种现有技术的测试系统。该系统包括一个测试仪主体110和一个计算机工作站112，它控制测试仪主体的操作和提供一个用户接口。
在测试仪主体110内，具有多个称作通道114的电路拷贝，每个通道114在在测设备的一个引线上产生或测量一个信号。通道114包括一个模式产生器120，一个定时产生器122，一个故障处理器124，一个格式器126，一个驱动器128和一个比较器130。
模式产生器120存储模式，该模式定义测试操作地每个循环中被应用或被期望的数据。该数据规定测试仪在循环中是否是驱动数据或测量数据。模式包括指定数据值的信息，比如一个逻辑1或一个逻辑0。
此外，信号的格式必须被规定。例如，某些半导体设备通过在一个完整循环中具有高电压的信号线来表示一个逻辑1。其它的芯片通过一个循环中在一个信号线上改变电压来表示一个逻辑1。还有就是其他的是通过在循环中在一个线路上的电压脉冲来表示一个逻辑1。另外，整个循环过程中的一个电压转变被用于表示一个信号，对于测试下的不同的芯片，在转变出现时的时间可以是不同的。
现代的测试仪是非常灵活的，它们能能被编程来用于几乎任何格式的信号。为实现这种灵活性，测试仪包括一个定时产生器122。定时产生器产生称作“边沿(edge)”的信号。这些是在一个时间上改变状态的信号，它们能被编程到定时产生器中。
边沿信号通过一个格式器126被组合以产生期望形状的一个输出信号。例如，在开始一个循环之后产生开始0.5nsec的一个脉冲并具有一个1nsec的宽度，在开始该循环之后边沿信号的其中之一将被编程以出现0.500nsec。在开始循环之后另一个边沿信号将被编程以在1.5nsec上出现。格式器将组合这些信号以产生期望的信号来提供给驱动器128。驱动器128产生提供给在测设备的信号。
更为特别的是，格式器126使用第一边沿以定义什么时候驱动器128被接通，和使用第二边沿定义什么时候驱动器128被关闭。传统的，组合多个边沿的电路是一个S-R触发器。一个S-R触发器具有一个S(Set)输入和一个R(Reset)输入。当一个逻辑高信号被施加到S输入时，触发器的输出是高电平的。当一个逻辑高被施加到R输入时，触发器的输出是低电平。当S输入和R输入同时为低时，S-R触发器保持它的状态。
在一个测试仪中，在每个周期中模式产生器120中的数据控制哪个边沿被提供给触发器。例如，在一个循环中，其中通道114将输出在0.5nsec上高和在1.5nsec上低的一个信号，测试仪将选通一个边沿信号到触发器的S输入，它会在0.5nsec上变高。分别的，在1.5nsec上变高的一个边沿将被选通到触发器的R输入。
因为具有多个边沿信号，它们都被编程出现在不同的时间上，可以编程测试仪以产生几乎任何类型的波形。但是，当一个很快的信号被产生时会产生一些限制。
当在S和R输入上的信号都是高时，在一个测试仪中的S-R触发器不工作。设置一个触发器的S和R输入高表示一个无效的输入条件。触发器不能被同时设置和复位。在一些触发器设计中，在相同的时间设置S和R输入高电平产生一个随机的输出。其他的S-R触发器设计放置触发器的输出在一个公知的状态-高或低-(当两个输入被断定时)。
在测试仪中，传统上以两种方式处理该问题。第一个，相对于测试仪周期的长度将边沿信号的持续时间做得很短。在此方式中，边沿信号同时驱动触发器的S和R输出的机会将被减少。然而，该方法不能很好地适用于产生信号来测试很快的芯片。由于周期变得很小，边沿信号的宽度将必须很小，因为边沿信号只是周期的一小部分。当边沿信号的宽度必须是很小时，难于作出在该数据率上操作的一个精确的定时产生器。
第二种处理问题的方式，通过提供一个定时规范。该规范提供必须在边沿之间编程的一个最小化的时间，这将提供给触发器的设置(S)输入和触发器的复位(R)输入，以确保两个边沿在相同的时间上不是高电平。然而，该规范限制了能通过驱动器128产生的输出脉冲的宽度。所期望的是允许驱动器128产生很窄的脉冲，特别是对于测试高速器件。发明概述
对于前述的背景情况，本发明的一个目的是提供一个测试系统，它能产生窄输出的脉冲。
使用具有一个改进的触发器的一个格式器，在一个测试系统中实现前述和其他的目的。该触发器提供期望的输出，即使当它的设置和复位输入重叠时。附图的简要说明
通过结合参考下面的详述和附图，本发明将更加清楚易懂，其中
图1是一个现有技术测试系统的一个简化方框图；
图2A是按照本发明修改的触发器电路的一个高电平方框图；
图2B是示例图2A电路操作的一个定时图；
图2C是示例图2A电路操作的一个真值表；
图3A是图2A电路的一部分的一个更详细的电路图；
图3B是示例图3A中电路操作的一个真值表；
图4A是图2A电路的一部分的一个更详细的电路图；和
图4B是示例图4A中电路操作的一个真值表。优选实施例的描述
图1显示了测试系统的一个简化方框图。本发明的测试系统将包括格式器126中的一个改进的触发器。图2A显示了改进的触发器210的一个高电平方框图。
用两级画出触发器210，级212和214。每个级212和214被连接到触发器210的S和R输入。级212的输出被指定为Q(触发器210的输出)。级214产生一个输出Y，作为一个输入被连接到级212。
在优选实施例中，使用差分逻辑实现触发器210。这样，每个输入和输出实际上是一对信号轨迹。然而，出于简化，只画出了一个信号线。此外，在优选实施例中，使用CMOS电路结构技术实现触发器210，并可能是包括所有格式器126的一个ASIC芯片的一部分。然而，详细的构造技术对本发明不是重要的。例如，许多自动测试系统使用ECL电路构造技术和在此公开的电路也能以ECL被实现。
图2B示例了触发器210将要的操作，当设置和复位边沿被同时确定(assert)时。图2B显示了两个区域250和252，其中设置和复位信号重叠。因为在设置信号脉冲结束之前复位信号被确定，重叠出现在区域250中。因为当设置信号变高时复位信号始终被确定，所以重叠出现在区域252中。
当在一个测试系统中使用时，被耦合到触发器210的S和R输入的信号是“边沿”信号。为在驱动器128上产生想要的输出，触发器210将产生一个输出，它是基于每个S和R信号中的第一边沿的定时。这样，在区域250中，S信号首先被确定，但当R信号被确定时输出Q返回到逻辑0。尽管S和R被确定，输出在区域250中是一个逻辑0。相反，在区域252中，R信号最初被确定，但当S信号被确定时输出Q是一个逻辑1。尽管S和R信号被确定，但输出在区域252中是一个逻辑1。
因此，当S和R信号被确定时，触发器210的不同的输出被要求在不同的定时上。通过图2C中的真值表示例了触发器210的整个操作。
图2C显示了触发器210操作成一个常规的触发器，当一个而不是两个S或R被确定时。特别的是，如果S信号被确定，则输出是一个逻辑1。如果R信号被确定，则输出是一个逻辑0。
此外，触发器210操作成一个常规的触发器，当S或R信号都没有被确定时。图2C表明Q的值与Qn-1的相同，意味着Q的值不从它的先前值改变。
然而，当S和R都是一个逻辑1时，Q输出被表示为一个“*”。该值用符号表示输出上的值，其取决于S和R信号被确定的顺序。特别的是，设计触发器210，当S和R是逻辑高时，基于第二次改变的输入取得一个状态。
在自动测试设备中使用这样一种触发器的好处可从图2B中看出。能够产生一个窄的输出脉冲254。特别的是，输出脉冲254比驱动格式器126的S和R输入的边沿信号的宽度窄。
图3A和4A给出了能够用于实现级212和214的电路的一个例子。在示例的例子中，使用了差分电路。这样，每个信号具有两个线路，他们被指定为p和n。因此，信号S由线路Sp和Sn组成。信号R由Rp和Rn组成。同样，信号Q和Y也具有p和n分量。
首先返回到图4A，显示了级214的一个实现方式。除了S和R输入和Y输出，级214被显示为包括电源连接Vdd和Vss，在一个CMOS集成电路中它们是通常的。两个偏置信号，显示了偏置1和偏置2。
偏置1被施加到晶体管M52以建立通过那个晶体管的一个电流I。偏置2被施加到晶体管M71和M74，以至于每个流过这些晶体管的合并的电流等于I/2。每个晶体管M71，M72，M73和M74被设计为通过相同的电流量，以便如果Yp是高时晶体管M73和M74组合以通过一个等于I的电流，和如果Yn是高时M71和M72组合以通过一个电流I。
通过在一个高电压上接近Vdd具有输出Yp，和在一个低电压上接近Vss输出Yn来表示一个逻辑高输出。当从Yp通过到晶体管M52的所有路径是非导通时，输出Yp通过晶体管M73和M74被朝着Vdd提升。然而，如果从点Yp到晶体管M52的任何一个路径是导通的，则点Yp通过晶体管M52被下拉到电平Vss。
从Yp到晶体管M52有三个可能的路径。如果晶体管M54和M55都是导通的则生成一个路径。如果所有的三个晶体管M65，M75和M76是导通的则生成第二路径。如果晶体管M65和M67是导通的则生成第三路径。
晶体管M54和M55的栅输入分别被连接到Rp和Sn。如果Sn是高和Rp是低，则该路径将是导通的。如果S输入是逻辑0和R输出逻辑1，则该条件出现。回到图4B，显示了对于图4A中电路的真值表。该真值表表示当S输入是0和R输入是1时，Y输出将是0。
当S是0和R是1时，因为Yp朝着Vss被下拉，所需的条件被建立。应该注意的是，电路的右半部执行Yn上的互补功能，以便输出Yp和Yn产生一个差分信号。
更为特别的是，当通过晶体管M52的所有路径是非导通时，通过晶体管M71和M72，Yn朝着Vdd被提升，当任何一个路径被导通时，通过晶体管M52，Yn被下拉到Vss。通过晶体管M79和M80，或通过晶体管M66，M77和M78或者通过晶体管M61和M66形成那些路径。
在Sn和Rp都是1的情况下，Sp和Rn将都是0。因此，晶体管M79经被截止。在通过M66，M77和M78的路径中，晶体管M77将被截止，使得路径不导通。在通过晶体管M61和M66的路径中，通过点Yp，M66的栅极被连接到M54的漏极。因为通过M54和M55，Yp朝着Vss被下拉，M66的栅极将被下拉，则晶体管M66将被截止。这样，没有一个路径将朝着Vss拉Yn，且Yn将被提升到Vdd。因此，当S具有一个0值和R具有一个1值时，电路的输出将是一个0，通过具有一个低值的Yp和具有一个高值的Yn来表示。在此方式中，实现了真值表的第二行。
当S是1和R是0时，通过晶体管M79和M80的路径将被导通，而其他的路径将是不导通的。这样，Yn将朝着Vss被拉下和Yp朝着Vdd被提升。该种状态反映了图4B的真值表的第三行。
当S和R都是0时，晶体管M54，M75，M76，M77，M78和M80将被截止。晶体管M61和M67将被导通。这样，如果M65是接通的，则连接Yp到Vss的一个导通路径将被生成。相反的，如果M66是接通的，连接Yn到地的一个导通路径将被生成。如果Yn是1，以及如果Yp是一个1，M65被接通，则M66被接通。
如果Yp是在高状态上和Yn是在一个低状态上，Yn将被连接到Vss和Yp将被提升到Vdd。这表示一个稳定状态，意味着Yp将停留在高和Yn将停留在低。在另一方面，如果Yp是在一个低状态上和Yn是在一个高状态上，M65将被接通和M66将被关闭，引起Yp停留在低和Yn停留在高。这样，当S和R输入都是零时，Y将保持它具有的无论什么值。该状态被反映在图4B真值表的第一行中，表示Y的值是Yn-1。
如果S和R输入都是1会出现一个同样的状态。晶体管M54，M67，M61和M79是截止的。晶体管M75和M76都是接通的，并且如果M65是接通的则生成Y和Vss之间的一个导通路径。晶体管M77和M78都是接通的且如果M66是接通的则在Yn和Vss之间生成一个导通路径。
如上所述，M65或M66是否被接通依赖于状态Y，当输入到图4A的电路都变为1。当S和R的值变为1时Y将保持它的值。该状态反映在图4B中的真值表的第四行中。
图3A的电路在类似的原理上操作以实现图3B的真值表。M1和M2将拉输出Qp高，除非具有一个朝着Vss拉它的导通路径。那些路径通过晶体管M37，M39和M49或者通过晶体管M37和M38或通过M31，M35和M90。相反，除非通过到Vss的路径之一它被下拉原则，通过M3和M4，Qn将被拉高。那些路径是通过晶体管M34，M36和M91或通过晶体管M43和M44或者通过晶体管M43，M45和M46。
当S和R都是0时，晶体管M35，M90，M36和M91是接通的。M31或M34将被接通，这取决于Q输出的状态。这样，Qp和Qn将保持它们的状态，如通过图3B中的真值表的第一个两行所表示的。这些行实现了图2C的真值表中的第一行。
如果S是0和R是1时，晶体管M37和M38将导通，拉Qp到Vss。连接Qn到Vss的路径没有一个将导通且Qn将被上拉到Vdd。该状态反映了真值表的第三和第四行。这些行实现了图2C的真值表中的第二行。
当S是1和R是0时，晶体管M43和M44将导通，朝着Vss拉Qn。连接到Qp的路径没有一个将导通，意味着Q将具有一个1值，如通过图3B的真值表的第四和第五行所表示的。这两个行实现了图2C中的真值表的第三行。
当S和R都是1时，M37和M39将都被接通。同样的，M43和M45将都被接通。M38，M35，M90，M36，M91和M44将被截止。这样，通过M37，M39和M40的一个路径将导通以朝着Vss拉Qp，或者通过M43，M45和M46的一个路径将导通以朝着Vss拉Qn。这些路径的哪一个导通取决于Y的值。
如果Y是1，Qp将被拉到Vss。相反，如果Y是0，Qn将被拉到Vss。如在图3B的真值表的最后两行中所表示的，如果S和R输入都是1，输出将是Y的反向。
图3B中的真值表的最后两行实现了图2C的真值表的第四行。从图4B中可见，当S和R都是1时，Y输出将具有Yn-1的值。更为特别的是，如果先前的状态是S是1和R是0，按照图4B的真值表的第三行先前的Y输出是1。因此，Y保持1的值。按照图3B的真值表的最后行，Q输出变为0。因此，如果首先S是1，并且接着R变为1，触发器210的输出变为0。
相反，如果先前的状态是R是1和S是0，先前的Y输出是0，如通过图4B的真值表的第二行所表示的。按照图4B的真值表中的第四行，如果S随后呈现一个1值，则Y输出保持一个0值。通过图3B中的真值表的第七行表示该状态。如在该行中所表示的，Q输出呈现一个1状态。这样，如果R首先是1和S变为1，则触发器210的输出变为1。
这样，图3A和3B中的电路是一个合适用于实现触发器210的电路，以便具有图2B所示的开关特性和图2C所示的真值表。
已经描述了一个实施例，可以作出许多替换的实施例和变换形式。例如，用CMOS技术实现被显示的电路。可以使用其他的技术。
此外，具体的电路设计可以被改变。例如，应该注意，Y输入在Q输出上没有影响，除非S和R都是一个逻辑1。在不脱离本发明的情况下可以作出一些简化形式。
另外，应该注意的是，级214可以是一个传统的RS触发器。在此已经描述的由级212和214组成的一个触发器也可以被描述成具有跟随附加电路的一个传统的触发器。但是，在形式中分割的电路不会脱离本发明。
此外，能产生窄输出脉冲自动测试设备可以可以其它的方式来实现，如通过处理边沿信号以使它们在把它们应用到一个触发器的R和S输入之前就很窄。将实现这个结果的一个电路结构是一个RS触发器，在应用到触发器之前，它具有通过一个两-输入NAND栅的每个R和S输入。每个NAND栅具有与其输入之一相关的一个微小的延迟。该NAND的输出是一个窄脉冲，它具有一个宽度等于微小的延迟的长度。因此，在S和R边沿信号之间只需要一个小的隔离以避免测试系统的不正确的操作。
作为另一个例子，应该注意的是，所述的电路具有不同数量的晶体管连接到S和R信号的正线和负线。可以期望包括虚设晶体管以均衡一个差分对的每半个上的负载。
此外，应该注意，该电路被描述成具有与逻辑1相关的一个Vdd。用于表示逻辑1或逻辑0的电压电平可以是不同的。通过高于用于表示一个逻辑1的电压的电压电平表示一个逻辑0是可能的。对于其它的电压电平产生正确输出的电路可以被实现。
此外，结合自动测试设备描述了本发明的电路。该电路特别适用于自动测试设备的格式器电路，因为它允许产生很窄的输出脉冲，同时该测试系统操作在一个高数据率上。与一个现有技术的测试系统相反，传统的测试系统的输出脉冲的脉冲宽度受到一个定时产生器产生的脉冲边沿的宽度的约束，而具有上述一个电路所作出的一个测试系统没有这样的限制。应该理解的是，已经学习了本发明的教导，本领域的技术人员可以生成其他的格式器电路，其中输出取决于其设置和复位边沿被确定的顺序。
因此，应该只通过所附权利要求的精神和范围来限制本发明。