改进的高容量低成本多态磁存储器.pdf

本发明的一个实施例包括多态电流切换磁存储器元件，其包括两个或多个磁隧道效应结（MTJ）的叠层，每个MTJ具有自由层并由在隔离层形成的播种层将其与所述叠层中的其他MTJ分开，所述叠层用于存储一位以上的信息，其中施加到所述存储器元件的不同电流电平使得切换到不同的状态。

权利要求书
1.  一种多态电流切换磁存储器元件，包括：
两个或更多个磁隧道效应结（MTJ）的叠层，每个MTJ具有自由层并且通过在隔离层上形成的播种层与所述叠层中的其他MTJ分开，所述叠层用于存储一位以上的信息，
其中施加到所述存储器元件的不同电流电平使得切换到不同的状态，并且
其中MTJ的自由层各具有唯一的组成，从而使得每个MTS在唯一切换电流下进行状态切换。

2.  如权利要求1所述的多态电流切换磁存储器元件，其中所述MTJ的所述自由层各具有唯一的厚度。

3.  如权利要求1所述的多态电流切换磁存储器元件，其中所述MTJ的势垒层各具有唯一的厚度。

4.  如权利要求3所述的多态电流切换磁存储器元件，其中：
在底部电极顶部形成MTJ叠层的第一MTJ；
在第一MTJ的顶部形成MTJ叠层的第二MTJ；以及
在第二MTJ的顶部形成顶部电极。

5.  如权利要求4所述的多态电流切换磁存储器元件，还包括在所述底部电极和所述第一MTJ之间形成的第一针扎层。

6.  如权利要求5所述的多态电流切换磁存储器元件，还包括在形成于所述隔离层顶部的所述播种层与所述第二MTJ之间形成的第二针扎层。

7.  如权利要求6所述的多态电流切换磁存储器元件，其中每个MTJ包括固定层和势垒层，所述势垒层将所述自由层与所述固定层分开。

8.  如权利要求7所述的多态电流切换磁存储器元件，其中每个MTJ的所述势垒层基本由氧化镁（MgO）制成并可包括以下化合物的一种或多种－氧化铝（Al2O3）、氧化钛（TiO2）、氧化镁（MgOx）、氧化钌（RuO），氧化锶（SrO）、氧化锌（ZnO）。

9.  如权利要求8所述的多态电流切换磁存储器元件，其中每个MTJ的所述势垒层具有唯一厚度，从而使得每个MTJ具有唯一电阻。

10.  如权利要求9所述的多态电流切换磁存储器元件，其中所述MTJ中每一个的所述固定层基本由磁性材料制成。

11.  如权利要求1所述的多态电流切换磁存储器元件，其中第一自由层和第二自由层中氧化物的厚度和数量相差1.5或更高的因子。

12.   如权利要求1所述的多态电流切换磁存储器元件，其中MTJ的各个自由层由包含氧化物的CoFeB制成。

13.   如权利要求1所述的多态电流切换磁存储器元件，其中MTJ的自由层各包含1－2nm厚的在该层中互相扩散的Co-Fe氧化物层。

14.  一种制造多态电流切换磁存储器元件的方法，包括：
a）在种子层站处，在第一晶片上形成种子层；
b）在反铁磁性（AMF）层站处，在第一晶片上的种子层上形成AFM层；
c）在固定层站处，在第一晶片的反铁磁性层上形成固定层；
d）在势垒层站处，在第一晶片的固定层上形成势垒层；
e）在自由层站处，在第一晶片的势垒层上形成自由层；
f）如果第二MTJ已经淀积到第一晶片上，则将第一晶片移至种子层站并且第二次完成步骤a）-e）；以及
g）否则，在帽子层站处，在第一晶片上形成帽子层。

15.  如权利要求14所述的方法，其中在种子层已经形成于第一晶片上并且第一晶片已经被移至AMF层站后，立即将第二晶片放入种子层站以在第二晶片上形成种子层。

说明书改进的高容量低成本多态磁存储器
本申请是发明名称为“改进的高容量低成本多态磁存储器”的中国专利申请200880011854.2的分案申请。 
技术领域
本发明一般涉及非易失磁存储器，尤其涉及多态磁存储器。 
背景技术
计算机传统地使用诸如硬盘驱动器(HDD)的旋转磁介质用于数据贮存。虽然广泛使用和普遍接受，这些介质遭受多种缺陷，诸如存取等待时间、高功率损耗、大的物理大小以及无法承受任何物理冲击。因此需要没有这些缺点的新型贮存设备。 
其他主要存储设备是动态随机存取存储器(DRAM)和静态RAM(SRAM)，它们易失而且非常昂贵但具有快速的随机读/写存取时间。固态存储器，诸如具有由基于NOR/NAND的闪速存储器构成的存储器结构、提供快速存取时间的固态非易失存储器(SSNVM)设备，提高了输入/输出(IOP)速度，降低了功率耗散和物理大小并提高了可靠性，但是其具有趋向于一般是硬盘驱动器(HDD)的多倍的更高成本。 
虽然基于NAND的闪速存储器比HDD更昂贵，但其在诸如数字相机、MP3播放机、蜂窝电话以及手持多媒体设备的许多应用中已经取代磁硬驱动器，至少部分归因于其甚至在电源断开时能够保留数据的特征。可是，随着存储器尺寸需求正要求减少的大小，可伸缩性正在变成问题，因为对基于NAND的闪速存储器和DRAM存储器缩小到更小的尺寸的设计正变得困难。例如，基于NAND的闪速存储器具有涉及因降低的读-写耐久性而导致的降低的可靠性、电容耦合、很少的电子/位、差的故障率性能的问题。读-写耐久性是指在主要由于程序、清除循环需要的高电压造成存储器开始在性能上下降之前的清除循环和写、读的数目。 
人们相信，NAND闪速，特别是它的多位设计，缩小到45纳米以下将非常困难。同样地，DRAM具有涉及沟道电容器缩放的问题，该问题导致使制造正变得日益困难以及带来高成本的极复杂设计。 
当前，在系统设计中，应用普遍采用EEPROM/NOR、NAND、HDD和DRAM的组合作为存储器的一部分。产品中不同存储器技术的设计增加了设计复杂度、上市时间并增加了成本。例如，在结合了诸如NAND闪速、DRAM和EEPROM/NOR闪速存储器的各种存储器技术的手持多媒体应用中增加了制造成本和上市时间以及设计复杂度。另一个缺点是增 加了其中结合所有类型存储器的设备的大小。 
已经进行巨大努力发展替代技术，诸如Ovanic RAM(或相变存储器)、铁磁RAM(FeRAM)、磁RAM(MRAM)、基于探测的贮存器如来自于加州San Jose的国际商用机器公司的Millipede或Nanochip，以及其他的以代替当前设计中使用的存储器，诸如以一种形式或其他形式的DRAM、SRAM、EEPROM/NOR闪速、NAND闪速和HDD。虽然这些不同存储器/贮存器(memory/storage)技术已经产生许多挑战，但近年来在该领域已经取得了进展。MRAM依据其在过去数年作为通用存储器解决方案而替代系统中所有类型存储器的进展看来在引路。 
现有技术存储器结构的问题之一是电流和功率要求太高以致于无法制作功能存储器设备或单元。这也引起关于这样的设备的可靠性的重要关注，其归因于隧道势垒层的可能电解质崩溃并因此使其无功能。 
其他现有技术的挑战是切换电流太大以致于因存储器的高功率消耗而无法允许用于存储器应用的功能设备的制作。几个新近出版物，诸如下面引用为参考文献5和6(5，6)的，显示可通过由两个反铁磁(AF)耦合层针扎的(pinned)存储器元件来减少切换电流，导致自旋振荡或“泵浦”(pumping)并因此减少切换电流。 
又一个已知问题是使用磁存储器存储两个以上的状态于其中。为此，用于存储多于一位信息的多级或多态磁存储器单元或元件并不存在。 
需要的是用于存储一位以上数字信息的磁存储器。 
发明内容
为克服上述现有技术中的局限性，以及克服阅读和理解本文后明白的其他局限性，本发明公开了用于磁贮存存储器设备的方法和相应结构，其基于减少了磁存储器中切换电流的电流感应磁化切换。 
简要地，本发明的实施例包括多态电流切换磁存储器单元，其包括两个或更多磁隧道效应结(MTJ：  magnetic tunneling junction)的叠层，每个MTJ具有自由层并由在隔离层上形成的播种层(seeding layer，种子层)与叠层中的其他MTJ分开，该叠层用于存储一位以上的信息，其中施加到存储器元件的不同电流电平使得切换到不同的状态。 
在阅读附图中几幅图示出的优选实施例的下面详细描述后，本发明的这些或其他目的和优点无疑将对本领域技术人员变得明显。 
附图说明
图1显示根据本发明实施例的多态电流切换磁存储器元件100的相关层； 
图2显示存储器元件100的多种状态； 
图3显示层118、114、110和106(显示在y轴中)的每一个的电阻的级别对存储器元件100的状态的曲线图； 
图4显示在y轴中显示的隧道效应磁致电阻(TMR)对电阻面积(RA)的曲线图250； 
图5显示根据本发明另一实施例的多态电流切换磁存储器元件600的相关层； 
图6显示根据本发明又一实施例的多态电流切换磁存储器元件700的相关层； 
图7显示根据本发明再一实施例的多态电流切换磁存储器元件800的相关层； 
图8显示用于编程和/或清除本发明多种实施例的存储器元件的程序/清除电路； 
图9显示用于读取本发明多种实施例的存储器元件的读取电路； 
图10显示根据本发明实施例的多态电流切换磁存储器元件1100的相关层； 
图11(a)和(b)显示具有镜像MTJ的较早的存储器元件的制造固有的问题； 
图12(a)和(b)显示本发明实施例的制造方法的制造效益； 
表1显示图1、5和6的实施例的某些示范特征； 
表2显示图7的实施例的某些示范特征； 
表3显示本发明实施例中两个MTJ的可能磁状态； 
表4显示作为磁存储器元件1100的氧化镁(MgO)隧道大小的函数的MTJ电阻值的三个潜在配置或情况； 
表5显示依赖于表4中存储器元件1100的状态的总电阻值的比较以及表3的不同MgO隧道势垒厚度情况。 
具体实施方式
在下面实施例的描述中，引用作为其一部分的附图，通过说明可实施本发明的特定实施例来显示。要理解的是，可利用其他的实施例，因为不偏离本发明的范围可做出结构改变。 
在本发明实施例中，公开了多态磁存储器单元。形成磁隧道结(MTJ)的叠层，由固定层、势垒层和自由层形成该叠层的每个MTJ。固定层的磁极性是静态的或通过邻近的“针扎层(pinning layer)”“固定的”；而自由层的磁极性可通过传递电流经过MTJ在两种状态之间切换。依赖于相对于固定层的自由层的磁极性或状态，MTJ在“0”状态或“1”的状态。 
单独的MTJ互相堆叠，并由隔离层与其上或其下的MTJ分开。在最顶部的MTJ之上以及在最底部MTJ底部是电极，其用来经过叠层传递电流用于编程、清除和读取操作。 MTJ的每一个集合按垂直方式定向，称为叠层或存储器元件。通过相同流程(即层的逐步添加)的相同步骤创建所有相邻的叠层，仅在制造流程的刻蚀步骤之后才变成单独的叠层，由此以创建叠层结构的精确的隔开间隔(spacing intervals)物理上移去每个层的分段(fractions)。 
这里公开的存储器元件减少了制造步骤的数目、制造时间、并因此减少制造成本，而增加涉及叠层内MTJ的一致性和可靠性。 
在先前的多态磁存储元件的实施例中，底叠层和顶叠层的镜像层顺序需要每个MTJ经历唯一系列的另外的同样分层步骤(即步骤1、步骤2、步骤3以形成MTJ1；但步骤3、步骤2和步骤1形成MTJ2)；或并排制造MTJ1和MTJ2，然后开始中间制造刻蚀步骤，这样需要唯一经过刻蚀设备两次(见2007年2月23日由Ranjan等人提交、题为“高容量低成本多态磁存储器”的美国专利申请No.11/678515以获得更多详情)。图11(a)和(b)中更好地示出该问题。 
现在参考图1，根据本发明实施例显示多态电流切换磁存储器元件100的相关层。显示存储器元件100包括底部电极(bottom electrode)122，底部电极122上显示形成的针扎层(Pinning Layer)120，针扎层120上显示形成的固定层(fixed layer)118，固定层118上显示形成的势垒层(barrier layer)116，势垒层上形成自由层(free layer)114，自由层上显示形成非磁层(non-magnetic layer)112，非磁层上显示形成的自由层110，自由层110上显示形成的势垒层108，势垒层108上显示形成的固定层106，固定层106上显示形成的针扎层104，针扎层104上显示形成的顶部电极102。在示范性实施例中顶部电极102和底部电极122各由钽(Ta)制成，尽管其他适合的材料也被考虑。显示层114、116和118形成通过层112与MTJ124分开的MTJ126，MTJ124由层106、108和110形成。MTJ124和126形成存储器元件的叠层的相关部件。实际上，虽然显示两个MTJ形成图1的叠层，但可以堆叠其他数目的MTJ用于存储附加位的信息。 
图1中，MTJ126用于存储一位信息或两个状态，“1”和“0”，而MTJ124用于存储另一位信息，因为每一位表示两个二进制状态，即“1”和“0”，两位表示4个二进制状态，通常分别表示为“00”、“01”、“10”、“11”或十进制法的0、1、2和3。存储器元件100有利于存储两位信息从而降低专用于存储器的不动产(real estate)并进一步提高系统性能。这尤其对于嵌入式存储器应用具有吸引力。另外，使得制造更容易、成本更低并实现了伸缩性。 
图1中，MTJ中的每一个的势垒层，诸如层116，担当具有不同自旋的电子的过 滤器，对于具有不同自旋的电子引起不同量的隧道电流，因此对于自由层的两个不同定向导致与每个MTJ关联的两个唯一电阻值。在使用附加MTJ的情况下，每个MTJ类似地具有与之关联的唯一电阻值。 
本发明的一个实施例中，层108和116的厚度使得MTJ124和126具有不同的电阻并因此能够存储一个以上的位。 
现在将介绍用以形成存储器元件100的每一层的材料的例子。要指出的是，这些材料仅仅是例子，可使用其他类型的材料。层104和122各基本由IrMn或PtMn或NiMn或任何其他包括锰的材料典型形成。层106和120基本由磁性材料典型形成。这样的磁性材料的例子包括CoFeB或CoFe/Ru/CoFeB。层108和116各基本由非磁材料制成，其例子为氧化镁(MgO)。层112是基本由例如NiNb、NiP、NiV或CuZr制成的非磁层。层112用来对两个MTJ124和126进行彼此隔离。在使用两个以上MTJ的实施例中，可以在层104之上或层120的底部形成诸如层112的另一层。层110和114各由包含混杂氧化物的CoFeB制成。层110和114在在淀积状态(at-deposited state)基本是无定形的。本发明一个实施例中，顶部电极102和底部电极122各由钽(Ta)制成；但是，可使用其他类型的传导材料。 
层120和104为反铁磁(AF)耦合层。更具体地说，例如，层104的磁矩帮助针扎层106的磁矩。类似地，层120的磁矩用来针扎层118的磁矩。层120和104的每一个的磁矩永久固定。 
用于层108和166的材料的其他选择是氧化铝(Al2O3)和氧化钛(TiO2)。在势垒氧化物层的淀积之前可淀积组成元件中的一个的薄层。例如，在层108和116的淀积之前可淀积2-5A厚的Mg层。这限制来自于淀积期间元件混杂的无磁层的任何损坏。层112是非磁层，其基本为无定形，由例如镍铌(NiNb)、镍磷(NiP)、镍矾(NiV)、镍硼(NiB)或铜锆(CuZr)制成。要指出的是，按这样的方式选择这些合金的成分使得所得到的合金变成基本无定形，例如，对于镍铌(NiNb)，典型的铌含量维持在30到70原子百分比之间而对于镍磷(NiP)磷含量维持在12和20原子百分比之间。层112用来使两个MTJ124和126彼此隔离。使用两个以上MTJ的本发明实施例中，在层104之上或层120的底部将形成诸如层112的另一层。层110和114各由包含混杂氧化物的CoFeB制成。层110和114在原淀积状态(as-deposited state)基本无定形的。顶部和底部电极典型地由钽(Ta)制成。 
层120和104为反铁磁(AF)耦合层。更具体地说，例如，层104的磁矩帮助针扎层106的磁矩。类似地，层120的磁矩用来针扎层118的磁矩。层120和104的每一个的磁矩永久固定。这典型由接着所有层的淀积的磁退火工艺完成并包括在摄氏350度之上的温 度下、超过5千奥斯特(oersted)的基本单轴磁场的应用下加热整个晶片典型2个小时。该退火工艺也用来对层108和116以及它们各自的邻近自由层110和114进行再结晶。该工艺对于制作高性能磁隧道结是必需的。 
现在介绍存储器元件100的层的每一个的典型厚度。但是，这些大小仅仅是例子，因为可以预见其他的厚度。顶部电极102和底部电极122的每一个的典型厚度为30到200nm。虽然优选厚度典型为50nm，实际厚度的选择可依赖于来自于金属化工艺的需求。层104和120通常为20到100nm厚度，优选厚度25-50nm。层108和118典型地由钴铁(CoFe)/钌(Ru)/钴铁硼(CoFeB)三层制成，CoFe层邻近于层104和120放置。CoFe层的典型厚度为3至10nm，Ru层是0.6到1.0nm以在CoFe和CoFeB的两个邻近磁层之间创建反铁磁耦合。CoFeB层典型为2至10nm厚，优选范围2.5至5nm。自由层110和114典型为2至7nm厚，优选范围2-5nm，并可包含1-2nm厚的在该层中互相扩散(inter-dispersed)的钴铁氧化物层以为了在电流引起的切换期间获得低切换电流。势垒层108和116典型为0.8至3nm。很可能的是两个势垒层可具有稍微不同的厚度，例如层116可为1.5至2.5nm厚而第二势垒层108可为0.8至1.2nm厚，反之亦然。另外，自由层110和114中氧化物的数量和厚度可不同1.5或更高的因子。无定形隔离层112典型为2至50nm厚，优选范围是2至10nm。要指出的是，虽然非磁隔离层的最优选择是无定形非磁合金，晶体非磁合金也可行。 
在制造期间，按上文描述的方式形成存储器元件100的层。另外，在有磁场的情况下加热存储器元件100来执行熟知的退火工艺，之后在每个层108和116中形成通道。在退火工艺之后，在特定方向，定向固定层层108和116以及层110和114呈现晶体的特征。 
在操作期间，在相对图1纸张平面的垂直方向，从箭头128表明的方向或从箭头130表明的方向施加电流。当施加电流时，依赖于电流电平，使得层110和114的磁矩各切换到相反方向或不切换。因为用不同的纵横比(或各向异性)制作MTJ124和126，对于这两个MTJ，切换电流是不同的。例如，本发明的一个实施例中，MTJ124的纵横比约为1∶1.3至1∶1.5，而MTJ126的纵横比约为1∶2至1∶2.5。因此，前述实施例中，MTJ126的切换电流是MTJ124切换电流的3-5倍。在高电流电平下两个MTJ切换磁方向，而在低电流电平下仅具有更小的纵横比的MTJ124切换。 
MTJ的层中每一个的磁矩状态定义了存储器元件100的状态。当层104和120各作为AF耦合层时，它们针扎或切换它们邻近固定层的磁矩，于是通过电流的施加，使得邻近自由层切换或不切换。更具体地说，层118定义一种状态，层114定义另一种状态，层 110定义再一种状态，层106定义又一种状态。为了理解，层118、114、110和106中每一个的状态分别是指状态1、2、3和4。 
图2显示存储器元件100的各种状态。因为两个MTJ的使用，可存储四种不同状态或两位，因此显示状态1-4。在每个状态，箭头的方向表明针扎层和自由层的磁矩的方向。箭头200的方向显示施加到存储器元件100的高电流的方向，以及在该情况下，存储器元件100的状态在全“1”状态或在全“0”状态。箭头202的方向显示当在状态1时施加到存储器元件100的低电流的方向。箭头204的方向显示当存储器元件100在状态2时施加到存储器元件100上的高电流的方向，以及箭头206的方向显示当在状态3时施加到存储器元件100上的低电流的方向。 
图3显示层118、114、110和106中每一个的电阻水平(以y轴显示)对存储器元件100的状态的曲线图。这样，例如，在208，存储器元件100已呈现状态1(对应于图2的200)，在210，存储器元件100已呈现状态2(对应于图2的202)，在212，存储器元件100已呈现状态3(对应于图2的206)，以及在214，存储器元件100已呈现状态4(对应于图2的204)。表1中，在标注“Total R(总R)”的列中表明了这些状态中每一个的电阻水平。例如，在状态1，表1表明图3中的R为3千欧姆(K欧姆)。在状态2，表明图3中的R为4千欧姆，等等。用于电阻的值仅用做例子，这样在不偏离本发明范围和精神的情况下可使用其他值。 
有两个或多个具有不同的各向异性的堆叠MTJ的MLC单元 

表1 
要指出的是，与不同MTJ124和126关联的不同的纵横比或各向异性引起MTJ的不同切换，这导致存储器元件100中存储两位。在其他的实施例中，简略介绍和讨论了其中的某些，改变MTJ的势垒层的大小以实现不同的电阻。在另外的实施例，改变MTJ的大小以实现相同的电阻(the size ofthe MTJs are changed to the same)。 
图4显示在y轴中显示的隧道效应磁致电阻(TMR)对电阻面积(RA)的曲线图 250，定义TMR为： 
TMR＝(Rh-Rl)/Rl                    Eq.(1) 
其中Rh为在高状态的电阻而Rl为在低状态的电阻。 
图4的曲线图250仅用做例子传达TMR中的的差别或百分比随RA增加而增加。例如，在2欧姆平方微米的RA下，TMR为100％；而在RA为10时TMR为150％，其中MTJ的势垒层的厚度在14至24埃之间。 
图5显示根据本发明另一个实施例的多态电流切换磁存储器元件600的相关层。显示存储器元件600包括底部电极122，底部电极122之上显示形成针扎层120，针扎层120之上显示形成固定层118，固定层118之上显示形成势垒层116，势垒层116之上形成自由层114，自由层114之上显示形成非磁层112，如图1所示的那样。如前所表明的那样，相对于图1，MTJ126包括层114、116、和118。但是，在图5的实施例中，由自由层602、势垒层604和固定层606制成的MTJ612在其平面尺寸上小于图1的MTJ126，这使得MTJ612具有与MTJ126的电阻不同的电阻。 
图5中，显示在层112之上形成自由层602，在层602之上显示形成层604，在层604之上显示形成层606，在层606之上显示形成针扎层608、顶部电极610。显示由层112将MTJ126和612分开。MTJ126和612形成存储器元件的叠层的相关部件。实际上，虽然显示两个MTJ形成图5的叠层，但可堆叠其他数目的MTJ用于存储附加位的信息。 
本发明一个实施例中，MTJ612与MTJ126的平面尺寸的差约为1至10，典型为1至3。存储器元件600的层中的每一个的材料可与存储器元件100对应层的材料相同。例如，层602由与层110材料相同的材料制成，以及层604由与层108材料相同的材料制成，层606由与层106材料相同的材料制成，层608由与层104材料相同的材料制成。顶部电极610和102由相同的材料制成。在另一个实施例中，MTJ612在大小上可以比MTJ126更大、平面尺寸相同。 
图5的实施例的实施例的操作与图1的相同。 
图6显示根据本发明再一个实施例的多态电流切换磁存储器元件700的相关层。存储器元件700包括底部电极122，底部电极122之上显示形成针扎层120，针扎层120显示形成固定层118，固定层118之上显示形成势垒层116，势垒层116之上形成自由层114，自由层114之上显示形成非磁层112，如图1和图6所示的那样。如前面所表明的那样，相对于图1和图6，MTJ126包括层114、116和118。但是，图6的实施例中，显示包括自由层706、势垒层708和固定层710的MTJ714其平面尺寸小于MTJ126的平面尺寸，这使得 MTJ710具有与MTJ126的电阻不同的电阻。 
显示由层702和704将MTJ126和714分开。虽然层704用来针扎层706，但层702用来隔离MTJ126并仅对层114为无定形。本发明的一个实施例中，层702由两个非磁层制成，诸如Ta和/或无定形合金，与镍铌(NiNb)或镍磷(NiP)相同。MTJ126和612形成存储器元件的叠层的相关部件。实际上，虽然显示两个MTJ形成图5的叠层，但可堆叠其他数目的MTJ用于存储附加位的信息。 
本发明一个实施例中，MTJ714与MTJ126的平面尺寸的差为1至10，典型为1至3。存储器元件700的层中每一个的材料可与存储器元件100或存储器元件600的对应层的材料相同。例如，层710由与层110材料相同的材料制成，以及层708由与层108材料相同的材料制成，层706由与层106材料相同的材料制成，层704由与层104材料相同的材料制成。顶部电极712和102由相同的材料制成。在另一个实施例中，MTJ714在大小上可以比MTJ126更大、平面尺寸相同。 
图7显示根据本发明再一个实施例的多态电流切换磁存储器元件800。图7中，显示存储器元件800包括底部电极802，底部电极802之上显示形成针扎层804，针扎层804之上显示在其两侧形成两个固定层。就是说，显示在层804的一侧形成固定层806以及在层804的相反一侧形成固定层808。 
图7中，显示在层804的两侧或上面形成两个MTJ。也就是，显示在层804的一侧形成MTJ820而在层804的相反一侧形成MTJ822。MTJ820包括在层804之上形成的固定层806、显示在层806上形成的势垒层810以及显示在层810上形成的自由层812。显示MTJ822包括在层704之上形成的固定层808、显示在层808上形成的势垒层814以及显示在层814上形成的自由层816。显示在MTJ820和822之上或更具体而言在层812和816之上形成顶部电极818。顶部电极818典型地由诸如Ta和传导非磁材料的两层制成。 
形成存储器元件800中，在底部电极之上形成层804，在层804之上形成MTJ822和820的层，以及在MTJ820和822之上形成顶部电极818。在沟道824和层804之上均匀并连续地形成MTJ822和820的层，沟道824基本上是空白空间或在淀积顶部电极818之前通过蚀刻穿过MTJ820和822的层而形成的孔。照这样，蚀刻之前MTJ820和822的固定层是相同层，蚀刻之前MTJ820和822的势垒层是相同层，以及蚀刻之前MTJ820和822的自由层是相同层。 
本发明的一个实施例中，用诸如二氧化硅(SiO2)或氮化硅(SiNx)的电介质材料填充沟道824以增强稳定性。 
蚀刻之后，在MTJ820和822之上淀积或形成顶部电极818。图7的实施例，如图6、5和1的实施例的那样，存储两位信息，每个MTJ中一位。这样，MTJ820用于存储一位而MTJ822用于存储另一位信息。然而，可通过增加MTJ存储更多的位。图7中，可在层804或MTJ820和822之上添加附加的MTJ。随着MTJ的添加，在MTJ之间形成附加的槽口或空间，超过图7中所显示的那个，诸如空间或槽口824。 
表2显示图7实施例的某些示范特征。要指出的是，类似地，表1显示图1、5和6的实施例的某些示范特征。 
有两个或多个具有不同的各向异性的并排MTJ的MLC单元 

表2 
例如，表2中，在列“总R”(“Total R”)下，显示有存储器800的诸如状态1、状态2、状态3以及状态4的每一状态的电阻。如前面注解的那样，每个状态表示某二进制值以致于存储由两位表示的4种状态。表2的最后列在标记“编程电流”(在“Prog I”下)表明以微安为单位的编程电流，即对存储器元件800编程到给定状态所需要的电流。 
本发明的备选实施例中，诸如在2007年2月12日提交的、题为“基于非均匀切换的非易失磁基存储器”的美国专利申请No.11/674，124中所公开的基于非均匀切换的非易失磁存储器元件的基于非均匀切换的非易失磁存储器元件100，可用于替代这里显示和讨论的各种实施例的MTJ。例如，可用基于非均匀切换的非易失磁存储器元件替代MTJ124或MTJ126。也可用基于非均匀切换的非易失磁存储器元件替代这里讨论的其他MTJ。这进一步有利地减少了必需的切换电流以增强系统性能。 
图8显示用于编程和/或清除本发明的各种实施例的存储器元件的编程/清除电路。 
图8中，显示电流源902耦合到电流镜像电路904，显示该电路耦合到开关906，显示该开关906又耦合到开关908，显示该开关耦合到多态电流切换磁存储器单元914，显示该单元914耦合到开关916。图8中还显示电流源918耦合到电流镜像电路920以及还显示耦合到在到其相反端的Vcc。还显示电路920耦合到开关910。 
显示电路904包括P型晶体管922、P型晶体管924和P型晶体管926。显示晶体管922、924和926中每一个的源极耦合到Vcc。Vcc在高于地的预定电压电平。显示晶体管922的栅极耦合到电流源902而显示电流源902的相反一侧耦合到地。显示晶体管922的漏极耦合到其栅极又耦合到晶体管924的栅极和晶体管926的栅极。显示晶体管924和926的漏极耦合到开关906。显示存储器单元914包括MTJ910、MTJ912以及存取晶体管940。显示MTJ912串联耦合到MTJ912，显示MTJ912耦合到晶体管940的漏极。显示晶体管940的栅极耦合到字线942。字线942选择存储器单元。显示晶体管940的源极耦合到开关916。 
显示电路920包括N型晶体管928、N型晶体管930和N型晶体管932。显示晶体管928、930和932的漏极耦合到地。显示晶体管932的栅极耦合到电流源918并还耦合到晶体管932的漏极以及还耦合到晶体管930的栅极和耦合到晶体管928的栅极。显示晶体管930和928的漏极耦合到开关910。 
显示开关908和916中每一个用于在两种状态之间切换，两个状态是编程状态和清除状态。显示开关906和910用于在两种状态之间切换。 
MTJ910和912与先前图的MTJ类似，诸如在图1和图6中描述的那些。在备选实施例中，并联耦合的MTJ910和912与图7显示的MTJ类似。每个MTJ910和912拥有不同值或唯一值的电阻。它们的电阻的差异来自于MTJ的纵横比或大小或各向异性的差异。 
晶体管926的大小大于晶体管924和922的大小。类似地，晶体管928的大小大于晶体管932和930的大小。本发明的一个实施例中，前述晶体管的大小差异是4至1。为说明编程操作，提供了具有固定值的例子，但要指出的是，在不背离本发明的范围和精神的情况下可以改变这些值。 
操作中，为了将存储器单元914编程到状态1，由电流源902施加50微安电平的电流到电路904，其被放大为4倍电流电平或200微安，如表1所示，因为晶体管926能够驱动该电流电平。这使得开关906切换到944表明的状态。设置开关908到“编程”状态，开关916同样，这使得200微安电流流经MTJ910和912以及通过提高字线942上的电压来 选择晶体管940。这导致状态1的编程。将使得MTJ910和912的自由层的磁矩与它们各自的固定层的那个的磁矩对准。如表1所示，这导致存储器单元914的最低电阻。 
在将存储器单元914编程到状态2中，由电流源918施加50微安电平的电流到电路920，其与由电路920产生的电流电平是相同电流电平。表1中表明状态2的电流电平。使得开关910切换到948表明的状态。设置开关908和916都到“清除”状态，这使得50微安电流流经MTJ910和912以及通过提高字线942上的电压来选择晶体管940。这导致状态2的编程。使得MTJ910的自由层的磁矩将切换到反平行状态或与其各自固定层对准呈相反的状态。MTJ912保持其在处于状态1的状态。其原因是，本发明的一个实施例中，MTJ912的纵横比高于MTJ910的纵横比，阻止其切换。这导致表1中表明的存储器单元914的电阻。 
在将存储器单元914编程到状态3中，由电流源918施加50微安电平的电流到电路920，其使得晶体管928产生的电流电平为电流源电平的4倍或200微安，表1中表明状态3的电流电平。这引起开关910切换到950表明的状态。设置开关908和916都到“清除”状态，这使得200微安电流流经MTJ910和912以及通过提高字线942上的电压来选择晶体管940。这导致状态3的编程。使得MTJ910和912的自由层的磁矩切换到相对于它们各自固定层的反平行状态。这导致存储器单元914的电阻成为表1中表明的电阻。 
为将存储器单元914编程到状态4，由电流源902施加50微安电平的电流到电路904，它是电路904的电流电平以及在表1中表明用于状态4的那个。这引起开关906切换到946表明的状态。设置开关908到“编程”状态，开关916同样，这使得50微安电流流经MTJ910和912以及通过提高字线942上的电压来选择晶体管940。这导致状态4的编程。将引起MTJ910的自由层的磁矩与其各自的固定层的那个的磁矩对准。MTJ912保持在其反平行状态，其原因归因于如上文中所讨论的两个MTJ的纵横比的差异。这导致表1中表明的存储器单元914的电阻。 
图9显示用于读取本发明各种实施例的存储器元件的读取电路。显示图9包括耦合到读出放大器(sense amplifier)电路1004的存储器单元1002，显示该读出放大器电路1004耦合到参考电路1006。显示存储器单元1002包括存取晶体管1008、MTJ1010和MTJ1012。显示晶体管1008具有漏极、源极和栅极。显示晶体管1008的栅极耦合到字线1014，显示该晶体管的漏极耦合到地以及显示该晶体管的源极耦合到MTJ1010。 
应该注意的是，无论什么情况下这里表明的值，它们仅仅用做理解的例子，可以预见其他合适的值。还要注意的是，虽然引用N型或P型晶体管，但可使用任一类型或其他 合适类型的晶体管，而前述实施例中表明的晶体管类型仅仅用作例子。 
显示电路1006包括许多状态参考电路，表明为状态参考电路1020、1022和1024。电路1020-1024中每一个包括存取晶体管和参考电阻器。例如，显示电路1020包括参考电阻器1026，该参考电阻器1026的一侧耦合到电路1004和Vcc，另一侧耦合到存取晶体管1028的漏极。显示晶体管1028的栅极耦合到选择信号，也就是，选1信号1040。 
类似地，显示电路1022包括参考电阻器1030，该参考电阻1030的一侧耦合到电路1004和Vcc，另一侧耦合到存取晶体管1032的漏极。显示晶体管1032的栅极耦合到选择信号，也就是，选2信号1042。显示电路1024包括参考电阻器1034，该参考电阻器1034的一侧耦合到电路1004和Vcc，另一侧耦合到存取晶体管1036的漏极。显示晶体管1044的栅极耦合到选择信号，也就是，选3信号1044。 
除了在图7的情况下并联耦合而不是图9显示的串联耦合读取电路的MTJ外，如相对于图8叙述的，MTJ1010和1012与本发明实施例的MTJ类似。 
在读取操作期间，通过升高字线1014的电压选择存储器单元1002。电路1004将MTJ1010和1012的总电阻与状态参考电路的参考电阻器的电阻进行比较。例如，将MTJ1010和1012(总起来说或加在一起)的电阻与电阻器1026的电阻进行比较，如果确定MTJ1010和1012的电阻较小，声明存储器单元1002的状态为二进制值“00”或也许是状态1。但是，如果确定MTJ1010和1012的电阻总起来说大于电阻器1026的电阻，则将前者与电阻器1030的电阻进行比较，而且如果MTJ1010和1012的电阻小于电阻器1030，则为状态2或二进制值‘01’。如果确定MTJ1010和1012的电阻高于电阻器1030，将MTJ1010和1012的电阻与电阻器1034的电阻进行比较，如果确定前者的电阻较低，声明(或读取)状态3或二进制值‘10’，否则声明状态4或二进制值‘11’。 
使用电路1020-1024中每一个的选择信号去选择相应的电路。例如，为了将MTJ的电阻与电阻器1026的电阻进行比较，激活信号1040从而接通晶体管1028。与此同时，电路1006的剩余晶体管关断。类似地，为了将MTJ的电阻与电阻器1030的电阻进行比较，激活信号1042从而接通晶体管1032。与此同时，电路1006的剩余晶体管关断。为了将MTJ的电阻与电阻器1034的电阻进行比较，激活信号1044从而接通晶体管1036。与此同时，电路1006的剩余晶体管关断。 
参考电阻器的电阻值的实例是MTJ1010和1012的电阻的平均。例如，如表1中所表明的，电阻器1026的电阻是在状态1和状态4的MTJ1010和1012的电阻的平均。如表1中所表明的，电阻器1030的电阻是在状态2和状态4的MTJ1010和1012的电阻的平均。 如表1中所表明的，电阻器1034的电阻是在状态2和状态3的MTJ1010和1012的电阻的平均。例如，在本发明的一个实施例中，电阻器1026具有3.5千欧的电阻，其为3和4千欧的平均。电阻器1030的电阻是4.5千欧，其为5和4千欧的平均，以及电阻器1034的电阻是5.5千欧，其为5和6千欧的平均。 
本发明的备选实施例中，可在这里的图8和图9的实施例中使用在2007年2月12日提交的、题为“基于非均匀切换的非易失磁基存储器”的美国专利申请No.11/674,124所公开的MTJ(或存储器元件)。 
要指出的是，讨论和介绍于此的附图或图的对象没有必要按比例画出。 
现在参考图11(a)，流程图示出现有的多态磁存储器元件晶片的制造步骤。流程从步骤1182的移动晶片#1到站种子层(station seed layer，站籽晶层)开始，然后在晶片#1上形成种子层。从那儿，晶片#1进行到步骤1183的站AFM层(station AFM layer)，在晶片#1上形成反铁磁(AFM)层。在步骤1184，传送晶片#1到站固定层(station fixed layer)以致在其上形成固定层。固定层形成之后，步骤1185传送晶片#1到站势垒层(station barrier layer)用于势垒层的形成；步骤1186传送晶片#1到站自由层(station free layer)用于自由层的形成；步骤1187传送晶片#1到站隔离层(station isolation layer)用于隔离层的形成。在这点，晶片#1往回流经前面的步骤，由步骤1188中从站隔离层到站自由层开始，等等。在站固定层的晶片#1上淀积固定层之后，在步骤1191中晶片#1行进到站反铁磁层并形成反铁磁层；然后在步骤1192中接收帽子层。如图11(b)更好地显示，晶片#1必须往回经过制造硬件(注意步骤1187之后的步骤1188)，延迟晶片#2的制造直到晶片#1在晶片传送模块中通过了步骤1192。最后，这导致单个晶片占用(tying up)整个晶片传送模块，直到完成制造晶片下片。 
相反地，在本发明的实施例中，可能在晶片传送模块内一直有多个晶片经历制造步骤，由此显著提高生产率。 
现在参考图12(a)，流程图显示本发明实施例的制造工艺。在晶片#1上形成种子层以及在步骤1183中将晶片#1移到站AFM层之后，可立即将晶片#2放置到站种子层(在步骤1205)，用于在其上的种子层的形成。随后，在步骤1184中将晶片#1从站AFM层移到站固定层的同时，在步骤1210中将晶片#2移到站AFM层，以及在步骤1206中将晶片#3移到站种子层。这个工艺按这样的方式继续，以致在步骤1186，当晶片#1在站自由层时，在晶片传送模块中有5个晶片在并行制造，晶片#5是在站种子层。这里，如图12(a)中步骤1200所示，晶片传送模块确定里面是否已在晶片上淀积第二MTJ。如果没有， 该晶片，即晶片1，现在在步骤1201中移到站种子层，以及继续第二次经过晶片传送模块的站。在晶片#1回到步骤1200时，第二MTJ出现，晶片#1进行到站帽子层，并在其上形成帽子层。 
在晶片#1已形成第二播种层之后，晶片#2同样，等等，一直到晶片#5。因为每个站将在此期间包含晶片#1-5，没有新晶片将进入晶片传送模块，直到晶片#5在站AFM层用于第二AFM层的形成以及已经从晶片传送模块中移去晶片#1。 
在本发明的其他实施例中，可能在每个晶片上期望有‘n’个MTJ(多于两个)，因此在步骤1200前会经过每个站进行循环n次。 
这种制造方式导致更快的工艺鉴定和优化(process qualification and optimization)，以及，因为停下晶片传送模块用于维护和修理的频率，因此导致制造正常运行时间的提高。这又导致制造期间更高的吞吐(即，更多数目的晶片/小时)以及因此降低每晶片成本，从而降低成品存储器产品的成本。另外，可将一个以上的工艺步骤组合到一个工艺室，例如如果该工艺室具有一个以上的溅射阴极。 
现在参考图10，显示根据本发明的实施例的多态电流切换磁存储器元件1100的相关层。显示存储器元件1100包括底部电极1101，底部电极1101之上形成播种层1103，播种层1103之上形成针扎层1105，针扎层1105之上形成固定层1107，固定层1107之上形成势垒层1109，势垒层1109之上形成自由层1111，自由层1111之上形成隔离层1113，隔离层1113之上形成播种层1115，播种层1115之上形成针扎层1117，针扎层1117之上形成固定层1119，固定层1119之上形成势垒层1121，势垒层1121之上形成自由层1123，自由层1123之上形成帽子层1124，帽子层1124之上形成顶部电极1125。 
自由层1111、势垒层1109和固定层1107一起形成叠层1100的MTJ1，或MTJ1140；类似地，自由层1123、势垒层1121和固定层1119形成叠层1100的MTJ2，或MTJ1150。 
本发明的一个实施例中，顶部电极1125和底部电极1101由钽(Ta)制成；但是，可使用其他能够传递电流到MTJ1140和1150的传导材料。本发明备选实施例中，诸如TiW、Ti、CrTa、NiTi、NiZr、AlCu的材料可作为理想的电极材料。在例如铝或铜的金属线上构造连接到选择晶体管的底部电极1101。在本发明的备选实施例中，底部电极1101也可充当播种层1103的用途，完全打消有播种层1103的需要，并引导针扎层1105的形成。在这样的实施例中，将直接在底部电极1101上形成针扎层1105。 
播种层1103和1115分别辅助针扎层1105和1117获得期望的原子水平的晶体结 构。播种层1103和1115由具有引起随后施加的针扎层适应特定的原子图案的分子结构的材料制成，例如钽。需要该图案或晶体结构以使得针扎层1105和1117如预期那样发挥作用。另外，可在针扎层1105和1117的反铁磁层的下面插入诸如NiFe-Cr、NiFe-Si、NiFeZr或NiFeTa的其他面心立方(fcc：face-centered-cubic)非磁合金。这又导致原子水平地更好适形生长(conformal growth)并从而导致更高的针扎场(pinning field)。 
针扎层1105和11 17也被称为合成反铁磁层，其具有邻近铁磁层，也就是1107和1119，并发挥作用以分别使固定层1107和固定层1119的磁定向保持静态。在本发明的实施例中，针扎层1105和1117还各由三个组件或子层-钌(Ru)层1130、钴铁(CoFe)层1132和铁锰(IrMn)层1134形成。在播种层1115或底部电极1101上形成IrMn层1134，不久将更详细讨论播种层1115。在IrMn层1134之上形成CoFe层1132，在CoFe层1132之上形成Ru层1130。类似地，在本发明的一个实施例中，针扎层1105由多或子层构成。这种情况下，在播种层1103上形成IrMn，在IrMn层之上形成CoFe层，以及在IrMn层之上形成Ru层。 
CoFe层1132的典型厚度为2-10nm厚，Ru层1130为0.6-1.0nm厚，以及IrMn层1134为5-25nm厚。这些厚度值提供适当的组合以保证针扎固定层和保证更低的去磁场以获得高稳定性和高性能贮存存储器。 
针扎层1105和1117的磁极性由退火工艺永久固定，该退火工艺紧跟在叠层100的所有层的完全淀积之后。该工艺包括在大的单方向磁场条件下对整个晶片加热延续的一段时间(for an extended period oftime)。在一个实施例中，退火温度为375℃，外部单轴场为6KOe持续超过2小时。 
自由层1123和1111的切换电流依赖于每个相应层的成分(composition)、结构、大小和几何形状。定义MTJ1140和1150的各自自由层1123和1111的切换电流为当施加到存储器元件1100时引起自由层磁矩反转的电流的量。本发明实施例中的每个自由层具有唯一的切换电流。在本发明实施例中，该唯一切换电流是自由层1123和1111成分的结果；通过改变用于形成每个自由层的反应气体的量来操纵自由层1123和1111的成分。在再一个实施例中，在自由层1123、1111之上淀积包含诸如SiO2、TiO2的氧化物(具有磁合金)的靶(target)(溅射工艺)，而使用基本没有(或少量)氧化物的靶淀积其他层。这样，例如，如果自由层1123由30-60％氧化物构成，以及自由层1111由少于10％的氧化物构成，以及层1123和1111处于堆叠配置，共享相同大小的覆盖面(footprint)(这种情况下100x200纳米(nm))，自由层1123的切换电流将约为600微安(μA)，而自由层1111的切换电流 将仅约为其1/3，即200μA。 
自由层的唯一切换电流是赋予每个自由层唯一微结构的氧化物的结果，该微结构是当形成自由层时存在氧化物的量的正函数。在本发明的一个实施例中，在两个自由层1 123和11 11淀积之后执行退火工艺。该退火工艺例如包括将存储器元件1100加热到350℃持续超过2个小时。该退火工艺导致自由层内非传导和非磁微通道的形成，这关于由Ranjan等人在2007年2月12日提交的、题为“基于非均匀切换的非易失磁基存储器”的美国专利申请No.11/674，124的图6(b)和(c)的自由层104而详细说明，其内容结合在此，好像陈述全文那样。在本发明的其他实施例中，可象Ranjan等人在2007年2月12日提交的、题为“基于非均匀切换的非易失磁基存储器”的专利申请No.11/674，124中所描述的那样通过在反应气体中淀积自由层中的一个来形成自由层1123和1111的微通道。在又一个实施例中，自由层1123或1111的一个由CoFeB-X制成，这里X选自铬(Cr)、钽(Ta)、钼(Mo)、镍(Ni)、铜(Cu)中的一种或多种，而且厚度小于其他自由层的80％，从而导致两个单独磁隧道结(MTJ)间超过2的切换电流比。再一个实施例中，自由层1123或1111的一个，典型地最顶部的自由层具有少于底部自由层的75％的有效平均饱和磁化。无论如何，如此设计自由层使得它们的切换电流至少有因子为2的不同。 
表3还显示叠层1100如何依赖施加到叠层1100的电流的量和方向具有四种可能的状态。在状态I或“00”的情况下，在施加约600μA的电流到叠层1100时，自由层1111和1123的磁矩与它们相应的固定层1107和1119的磁矩方向平行。施加约-600μA的电流导致两个自由层1111和1123的磁矩切换到与它们相应的固定层1107和1119反平行的状态，得到状态“11”。 

表3 
在本发明的一个实施例中，电流1181通常在底部电极1101施加到叠层1100并通过中间层到顶部电极1125。在本发明另一个实施例中，电流1180施加到顶部电极1125，通过中间层到底部电极1101。正值(即600μA)电流的施加是按电流1180的方向施加的电流；在顶部电极1125开始，经过存储器元件1100的中间层，在底部电极1101流出。负值电流(即-600μA)的施加是按电流1181的方向施加的电流；在底部电极1101开始，经过存储器元件1100的中间层，在顶部电极1125流出。 
备选地，仅在对叠层1100施加约200μA和-200μA的电流时，使得一个MTJ的自由层的磁矩平行于固定层的磁矩，并使得其他反平行。为进一步阐明，例如，约200μA导致MTJ1150中的平行磁矩和MTJ1140中的反平行磁矩；而-200μA导致MTJ1150中的反平行磁矩和MTJ1140中的平行磁矩-分别是状态‘01’和‘10’。 
施加到叠层1100的切换电流控制MTJ1140和1150的自由层的磁矩的状态，和因此在叠层1100内表示的二进制值。切换电流的施加因此导致编程和清除操作，由编程和清除电路控制这些操作。为了获得关于编程和清除电路的进一步细节，参见电路900和在Ranjan等人在2007年2月23日提交的、题为“高容量低成本多态磁存储器”的美国专利申请No.11/678,515的图8中的相关讨论，其内容结合在此，好像陈述全文那样。势垒层1109和1121作为具有不同自旋的电子的过滤器，其引起不同量的隧道效应电流，从而使在那得每个MTJ依赖于相对于其相应的固定层的自由层的磁矩的方向有两个唯一电阻值。本发明的实施例中，势垒层1109和1121由基本晶体组成，具有(100)晶体结构，(100)表明晶面基本平行于膜平面)氧化镁(MgO)(In an embodiment of the present invention，barrier layers 1109 and 1121 are composed of substantially crystalline，having a (100)crystalline structure with(100)indicating crystal planes substantially parallel to the film plane)magnesium oxide(MgO))。将MgO势垒层1109和1121初始形成为MgO的晶体层，而1109层的邻近层1111和1107、和到势垒层1121的层1123和1119基本上是无定形CoFeB合金。之前讨论于此的退火工艺带来从无定形层到基本立方CoFeB合金的晶体层变换的改变，诸如具有(100)结构的。这导致用于产生高TMR(隧道磁致电阻)率的磁自旋的隧道效应(tunneling)的相干通道(coherent channels)的形成。 
本发明的一个实施例中，每个MTJ的势垒层具有不同的厚度，即，势垒层1109的厚度与势垒层1121的厚度不同。厚度的这种差异使得MTJ1140和1150不仅每MTJ具有两个唯一电阻值，而且具有彼此完全唯一的电阻值-因此使得叠层1100具有四个不同电阻值-每个MTJ两个。例如具有三个MTJ的叠层将具有与其他两个不同的第三厚度的第三势垒层，使得关联叠层于是具有六种不同电阻值-任何时候的电阻值依赖于里面的MTJ的状 态。 
现在参考表4，依赖于MTJ的状态和势垒层厚度，估计MTJ的电阻值。例如，情况1中，叠层的MTJ之一的势垒层的厚度与相同叠层的另一个MTJ的势垒层的厚度之比是1∶1.2-或对于层1109厚度约1nm而对于势垒层1121厚度约1.2nm。不同势垒层厚度造成的结果，当在状态0时MTJ1(MTJ1140)的电阻约为400欧姆(Ω)，当在状态1时约为800 Ω。相应地，当在状态0时MTJ2(MTJ1150)的电阻将约为600欧姆(Ω)，当在状态1时约为1320 Ω。依赖于势垒层厚度，表4的情况2和3估计其他相关电阻值。 

表4 
无论何时读取操作发生，使用MTJ1140和1150的电阻来确定叠层1100的状态(即00、01、10或11)。叠层1100的总电阻，MJT1140和MJT1150的电阻的组合，由读取电路读取，该读取电路于是将叠层1100的电阻与一系列参考电路进行比较。叠层1100中每个MTJ的电阻依赖于MTJ的状态；就是说，那时自由层与固定层是平行还是反平行。就Ranjan等人在2007年2月23日提交的、题为“高容量低成本多态磁存储器”的美国专利申请No.11/678，515内的读取电路1000更具体地讨论叠层1100的读取流程的详细描述。 
表5显示叠层1100的总电阻如何依赖于里面的MTJ1140和1150的状态而改变。在表4和表5的情况1中，使用前面描述的1∶1.2的势垒层厚度比，估计叠层1100的总电阻为1000Ω，MTJ1140和MTJ1150都使得自由层的磁矩相对于它们相应的固定层在平行方向，为状态00。当切换到状态01时，将叠层1100的总电阻增加约400Ω，到1400Ω。通过将叠层1100切换到状态01或11，还可增加叠层1100的总电阻，电阻分别到约1720Ω和2120Ω(for resistances off about 1720Ω，and 2120Ω respectively)。 
在情况1下叠层1100的电阻中每个顺序增加约比前一状态的大300-400Ω。每个后继电阻值的这种粗略相等的逐步增加是理想的配置，因为它给予其自身更加简单和可靠的读取电路设计。 
依据状态的总叠层电阻(Ω) 

表5 
现在参考表5的情况2和3，变得明显的是，随着势垒厚度比的增加，叠层1100在其四种可能状态的任何状态的总电阻也将增加。情况3中，MTJ1151的势垒层1121的厚度是MTJ1140的势垒层1109厚度的两倍，即2nm和1nm厚，两个MTJ磁矩为平行(状态00)的电路总电阻为2400Ω-显著高于具有1∶1.2的势垒层比的叠层1100的最大电阻；即使当MTJ1140和1150的自由层具有相对于它们相应的固定层的反平行状态的磁矩。在2∶1势垒层厚度比的情况下叠层1100的剩余总电阻值在状态01为2800Ω，在状态10为6400Ω，在状态11为6800Ω。在情况3中失去了情况1所经历的电阻的相对一致逐步增加，取而代之的是总电阻在后继状态之间从400到3600Ω以虽然单调但不规则的方式增加。这样根本的差异可能使电路更加复杂。 
本发明的一个实施例中，势垒层1109和1121基本由非磁材料构成，例如，氧化镁(MgO)。本发明的备选实施例中，势垒层1109和1121由一种或多种下面的化合物组成-氧化铝(Al2O3)、氧化钛(TiO2)、氧化镁(MgOx)、氧化钌(RuO)、氧化锶(SrO)、氧化锌(ZnO)。 
隔离层1113典型为2-200nm厚，优选厚度范围2-50nm。在MTJ1140的自由层1111之上形成隔离层1113，并将MTJ1140和1150彼此隔离。MTJ1140和1150的隔离达到三个目的：(1)通过减少静磁交互作用实现磁隔离，(2)通过分开播种效应实现微结构隔离，以及(3)层状态的分开。 
如果要在叠层1100上形成附加MTJ，将在每个附加MTJ的播种层之下以及每个附加MTJ之下MTJ的自由层之上形成附加隔离层。要指出的是，隔离层1113的材料的最优选选择是无定形非磁合金，例如，镍铌(NiNb)、镍磷(NiP)、镍矾(NiV)、镍硼(NiB)或铜锆(CuZr)；晶体非磁合金也可工作。 
迄今为止在此描述的实施例具有其面内(即基本平行于表平面)磁矩(magnetic moments in-plane)，本发明也应用于基本具有垂直磁定向的磁存储器单元，其中自由和固定层1107、1111、1119和1123的磁矩基本与膜平面垂直。当然，对于这些层以及邻近层的合金选择将不同以引起和支持这些层中的垂直磁定向。 
虽然依据特定的实施例描述了本发明，但期望的是对其的改变和修改对于本领域技术人员将无疑是明显的。因此，意图是将伴随的权利要求解释为覆盖落入本发明的真实精神和范围所有这些改变和修改。