负电压位线写辅助SRAM电路及方法技术领域
本发明涉及电子技术领域，具体涉及一种静态随机存储器。
背景技术
图1所示为静态随机存储器最常见的由六个晶体管组成的SRAM存储单
元，当节点N1电压为高而节点N0电压为低时，该存储单元中存储的值称为
逻辑1，反之为逻辑0。当需要改写SRAM存储单元中存储的数据，例如将
存储的值1改写为0时，相应的操作步骤为：首先将字线WL(Word Line)
充电为高电压(一般等于电源电压VDD)，将位线BL(Bit Line)电压由电
源电压VDD下拉为地电压VSS，而位线反BLB的电压维持为电源电压VDD；
由于SRAM存储单元中PMOS晶体管ML1的驱动能力弱于NMOS晶体管
MPG1的驱动能力，节点N1会被位线BL下拉到一个较低的电压，节点N1
电压降低后会带动节点N0电压的上升，而节点N0电压的上升又会进一步促
进节点N1电压的下降；这样一个正反馈过程会一直将节点N1电压下拉为地
电压VSS，节点N0电压上拉为电源电压VDD；这样便实现了SRAM存储
单元中存储的逻辑状态从1到0的转变，上述写操作的波形图如图2所示，
实现了节点N1电压与节点N0电压的正常反转。
然而随着集成电路工艺尺寸的不断缩小，特别是工艺尺寸发展到16nm
之后，制程偏差的进一步增大和电源电压的降低使得静态随机存储器单元越
来越难以进行写操作，即SRAM内存储的数据难以被修改。写操作存在困难
的一种表现形式是需要较长的时间完成写入操作，另一种表现形式则更为严
重，即完全无法改写存储单元中的数据。如图3所示，为写操作失败的波形
图，SRAM存储单元中节点N1与节点N0在字线由高变为低后仍未完成反
转，之后在自反馈的作用下SRAM存储单元的值又恢复为原来的状态。
为了解决上述写困难的问题，位线负电压技术被发明并应用到SRAM的
设计当中，然而，现有的位线负电压技术存在控制电路复杂、电路在芯片中
所占面积较大等缺陷，不能满足使用需求。
发明内容
本发明的目的在于，提供一种负电压位线写辅助SRAM电路及方法，
克服现有技术的位线负电压技术控制电路复杂、电路在芯片中所占面积较大
的缺陷。
本发明所解决的技术问题可以采用以下技术方案来实现：
负电压位线写辅助SRAM电路，其中，包括，
N个SRAM存储单元，每一所述SRAM存储单元连接一第一位线和一
第二位线；
一第一晶体管，于一第一写使能信号的作用下导通或关断所述第一位线与
地电压；
一第二晶体管，于一第二写使能信号的作用下导通或关断所述第二位线与
所述地电压；
一比较单元，于一使能信号的作用下比较所述第一位线和所述第二位线
的电压差，并输出第一信号和第二信号；
所述第一信号与所述第一位线之间连接一第一耦合电容，所述第二信号
与所述第二位线之间连接一第二耦合电容，所述第一信号于第一设定条件下
在所述第一位线上耦合产生一负电压或所述第二信号于第二设定条件下在所
述第二位线上耦合产生一负电压。
本发明的负电压位线写辅助SRAM电路，N个所述SRAM存储单元分
别连接一相应的字线，其中一所述字线被选中时，对相应的所述SRAM存储
单元进行写操作。
本发明的负电压位线写辅助SRAM电路，所述第一位线的电压高于所述
第二位线的电压时，所述第一信号输出高电压，所述第二信号输出低电压；
所述第二位线的电压高于所述第一位线的电压时，所述第一信号输出低电压，
所述第二信号输出高电压。
本发明的负电压位线写辅助SRAM电路，所述比较单元采用灵敏放大
器，所述灵敏放大器具有第一输入端和第二输入端及第一输出端和第二输出
端，所述第一输入端与所述第一位线连接，所述第二输入端与所述第二位线
连接，所述第一输出端用于输出所述第一信号，所述第二输出端用于输出所
述第二信号。
本发明的负电压位线写辅助SRAM电路，每一所述SRAM存储单元包
括，
一第一开关器件，于一相应的字线作用下可控制地连接所述第一位
线至一第一节点；
一第二开关器件，于所述字线的作用下可控制地连接所述第二位线
至一第二节点；
一基本存储单元，于所述第一节点为高电压且所述第二节点为低电
压时，存储的数据为1；或于所述第一节点为低电压并所述第二节点为高电
压时，存储的数据为0。
本发明的负电压位线写辅助SRAM电路，所述基本存储单元包括，
第一PMOS管，于一第二节点的电压作用下可选择地导通电源电压和所
述第一节点；
第二PMOS管，于所述第一节点的电压作用下可选择地导通所述电源电
压和所述第二节点；
第一NMOS管，于所述第二节点的电压作用下可选择地导通所述第一节
点和地电压；
第二NMOS管，于所述第一节点电压作用下可选择地导通所述第二节点
和所述地电压。
本发明的负电压位线写辅助SRAM电路，所述第一位线沿N个所述
SRAM存储单元的排列方向设置并位于所述SRAM存储单元的同一边；所述
第二位线沿N个所述SRAM存储单元的排列方向上与所述第一位线相对的
另一边设置。
本发明还提供一种负电压位线写辅助的方法，应用于上述的SRAM电路
中，包括写入数据0的步骤：
步骤11，所述第一位线被下拉至地电压；
步骤12，比较所述第一位线和所述第二位线的电压差并输出第一信号和
第二信号；
步骤13，断开所述第一位线与所述地电压的连接，所述第一信号通过所
述第一耦合电容在所述第一位线上耦合得到一负电压；
步骤14，一SRAM存储单元的字线被选中，所述第一位线与所述第一
节点连通，所述第一节点为低电压而所述第二节点被上拉至高电压。
本发明的负电压位线写辅助的方法，包括写入数据1的步骤：
步骤21，所述第二位线被下拉至地电压；
步骤22，比较所述第一位线和所述第二位线的电压差并输出第一信号和
第二信号；
步骤23，断开所述第二位线与所述地电压的连接，所述第二信号通过所
述第二耦合电容在所述第二位线上耦合得到一负电压；
步骤24，一SRAM存储单元的字线被选中，所述第二位线与所述第二
节点连通，所述第二节点为低电压而所述第一节点被上拉至高电压。
本发明的负电压位线写辅助的方法，步骤2中所述第一位线的电压高于
所述第二位线的电压时，所述第一信号输出高电压，所述第二信号输出低电
压；所述第二位线的电压高于所述第一位线的电压时，所述第一信号输出低
电压，所述第二信号输出高电压。
有益效果：由于采用以上技术方案，本发明无需为位线负电压电路单独
设计控制电路，电路简单并且节省电路面积。
附图说明
图1为现有技术中常规的SRAM存储单元电路图；
图2为现有技术正常写操作的波形图；
图3为现有技术的写困难的波形图；
图4为一种改进的SRAM电路结构图。
图5为图4的写操作的波形图；
图6为本发明的SRAM电路结构图；
图7为本发明的写操作的波形图；
图8为本发明的写数据0的流程图；
图9为本发明的写数据1的流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行
清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而
不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作
出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特
征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的
限定。
图1中影响SRAM存储单元写操作的关键因素之一是PMOS晶体管ML1
(或ML0)的驱动能力与NMOS晶体管MPG1(或MPG0)的驱动能力比例，
比例越小则写能力越强，在先进的半导体制程当中，由于晶体管尺寸的减小，
工艺偏差相应增大，实际制造出来的SRAM难以始终保证所有存储单元中上
述驱动能力比例如设计期望一样满足对写操作的要求。位线负电压(Negative
Bit Line，NBL)可以解决上述问题，其实现方法是：在写操作时位线BL的
电压不再被下拉到地电压VSS，而是比地电压VSS更低的电压，一般地电压
VSS的电压值是0，则一个比VSS更低的电压即是一个负电压。位线BL的
电压是负值，当字线WL打开时MOS晶体管MPG1(或MPG0)的驱动能
力将大于BL电压为0的情况，这样就更容易实现对SRAM存储单元写操作。
如图4所示，由n行1列SRAM存储单元组成的SRAM存储阵列电路
结构，图中只标示出存储单元CELL[0]和存储单元CELL[n-1]，其余以省略
号表示。位线BL通过下拉MOS晶体管MN0与地电压VSS连接，位线反
BLB通过下拉MOS晶体管MN1与地电压VSS连接，同时为了避免写失败
的可能性，在位线BL上连接电容C0，电容C0的另一端连接信号NBST0，
位线反BLB上连接电容C1，电容C1的另一端连接信号NBST1。
上述电路的具体工作过程为：当需要写0时，首先信号WT0变高，下
拉MOS晶体管MN0打开，位线BL被下拉的过程当中信号NBST0维持在
高电位，当位线BL被下拉到地电压(VSS，可认为电压值为0)后，信号
WT0由高变低将下拉MOS晶体管MN0关闭，之后信号NBST0由高变低，
由于电容耦合效应，位线BL的电压被耦合到一个比0电压更低的电压上，这
样就实现了位线BL电压由0到负电压的转变，此时若某条字线WL打开，
则数据0易于被写入对应的SRAM存储单元中。反之，当需要写1时，首先
信号WT1变高，下拉MOS晶体管MN1打开，位线反BLB被下拉的过程当
中信号NBST1维持在高电位，当位线反BLB被MN1下拉到地电压(VSS，
可认为电压值为0)后，信号WT1会由高变低将下拉MOS晶体管MN1关
闭，之后信号NBST1由高变低，由于电容耦合效应，位线反BLB的电压被
耦合到一个比0电压更低的电压上，这样就实现了BLB电压由0到负电压的
转变，从而数据1更容易被写入SRAM存储单元中。图5为上述写操作的信
号波形图，上述电路存在的缺点是：控制电路复杂，需要单独设计信号
NBST0/NBST1的控制电路以保证信号NBST0/NBST1的上升在信号
WT0/WT1的下降之后，并需要额外逻辑电路根据向存储单元写入0还是写
入1去判断需要将NBST0下拉还是将NBST1下拉。
参照图6，本发明提供的负电压位线写辅助SRAM电路，包括，
N个SRAM存储单元，每一SRAM存储单元连接一第一位线BL和一第
二位线BLB；图中只标示出存储单元CELL[0]和存储单元CELL[n-1]，其余
以省略号表示；
一第一晶体管MN0，于一第一写使能信号WT0的作用下导通或关断第
一位线BL与一地电压VSS；
一第二晶体管MN1，于一第二写使能信号WT1的作用下导通或关断第二
位线BL与地电压VSS；
一比较单元，于一使能信号的作用下比较第一位线BL和第二位线BLB
的电压差，并输出第一信号SA_OUT0和第二信号SA_OUT1；
第一信号SA_OUT0与第一位线BL之间连接一第一耦合电容C0，第二
信号SA_OUT1与第二位线BLB之间连接一第二耦合电容C1，第一信号
SA_OUT0于第一设定条件下在第一位线BL上耦合产生一负电压或第二信号
SA_OUT1于第二设定条件下在第二位线BLB上耦合产生一负电压。
本发明通过比较单元比较第一位线BL和第二位线BLB的电压差，第一
位线BL的电压高于第二位线BLB的电压时，第一信号SA_OUT0输出高电
压，第二信号SA_OUT1输出低电压；第二位线BLB的电压高于第一位线
BL的电压时，第一信号SA_OUT0输出低电压，第二信号SA_OUT1输出高
电压。依据需要写入数据1还是数据0，通过第一信号SA_OUT0或第二信
号SA_OUT1在第一位线BL或第二位线BLB上耦合产生一负电压，从而使
得数据更容易被写入SRAM存储单元中。
上述的第一晶体管可采用NMOS管，上述的第二晶体管也可采用NMOS
管，于第一写使能信号WT0或第二写使能信号WT1为高电压时导通。
本发明的负电压位线写辅助SRAM电路，比较单元可以采用灵敏放大器
SA(Sense Amplifier)，灵敏放大器SA具有第一输入端和第二输入端及第
一输出端和第二输出端，第一输入端与第一位线BL连接，第二输入端和第
二位线BLB连接，于一使能信号SAE的作用下比较第一位线BL和第二位
线BLB的电压差，并通过第一输出端输出第一信号SA_OUT0及通过第二输
出端输出第二信号SA_OUT1；第一信号SA_OUT0与第一位线BL之间连接
一第一耦合电容C0；第二信号SA_OUT1与第二位线BLB之间连接一第二
耦合电容C1；第一信号SA_OUT0于第一设定条件下在第一位线BL上耦合
产生一负电压或第二信号SA_OUT1于第二设定条件下在第二位线BLB上耦
合产生一负电压。
在传统的SRAM写操作过程中，灵敏放大器SA并不会启动，只有在需
要读取SRAM数据的时候才将其打开，本发明在写操作时灵敏放大器SA也
被启动，并且将灵敏放大器SA的一对差分输出SA_OUT0和SA_OUT1分别
连接到位线负电压耦合电容C0和耦合电容C1上，作为位线负电压耦合控制
信号。灵敏放大器SA的使能信号为SAE，当使能信号SAE为高电压时表示
灵敏放大器SA启动判断第一位线BL和第二位线BLB上的电压差，若第一
位线BL的电压高于第二位线BLB的电压，则灵敏放大器SA输出1，即第
一信号SA_OUT0等于1，第二信号SA_OUT1等于0；若第一位线BL的电
压低于第二位线BLB的电压，则灵敏放大器SA输出0，即第一信号SA_OUT0
等于0第二信号SA_OUT1等于1。在写操作过程中，第一位线BL或第二位
线BLB会先被下拉到地电压VSS，此时第一位线BL和第二位线BLB就会
存在电压差，且电压差等于电源电压VDD的大小，之后使能信号SAE由低
变高启动灵敏放大器SA，灵敏放大器SA的输出SA_OUT0/SA_OUT1通过
耦合电容C0/C1将第一位线BL或第二位线BLB耦合到负电压，实现写辅助。
图7为本发明的时序图。本发明通过与SRAM读取共用感应放大器电路，无
需为位线负电压电路单独设计控制电路，占用的电路面积较小。
本发明的负电压位线写辅助SRAM电路，每一SRAM存储单元可以采
用如图1所示的SRAM存储单元，包括，
一第一开关器件MPG1，于一相应的字线作用下可控制地连接第一位线
BL至一第一节点N1；
一第二开关器件MPG0，于同一字线的作用下可控制地连接第二位线
BLB至一第二节点N0；
一基本存储单元，于第一节点N1为高电压且第二节点N0为低电压时，
存储的数据为1；或于第一节点N1为低电压并第二节点N0为高电压时，存
储的数据为0。
本发明的负电压位线写辅助SRAM电路，基本存储单元包括，
第一PMOS管ML1，于一第二节点N0的电压作用下可选择地导通电源
电压VDD和第一节点N1；
第二PMOS管ML0，于第一节点N1的电压作用下可选择地导通电源电
压VDD和第二节点N0；
第一NMOS管，于第二节点N0的电压作用下可选择地导通第一节点
N1和地电压VSS；
第二NMOS管，于第一节点N1电压作用下可选择地导通第二节点N0
和地电压VSS。
本发明的SRAM存储单元并不限于上述的结构。
本发明的负电压位线写辅助SRAM电路，上述的第一位线BL沿N个
SRAM存储单元的排列方向设置并位于SRAM存储单元的同一边；上述的第
二位线BLB沿N个SRAM存储单元的排列方向上与第一位线BL相对的另
一边设置。
本发明提供的负电压位线写辅助的方法，应用于上述的SRAM电路中，
如图7、图8所示，包括写入数据0的步骤：
步骤11，第一位线BL被下拉至地电压VSS；
步骤12，比较第一位线BL和第二位线BLB的电压差并输出第一信号
SA_OUT0和第二信号SA_OUT1；
步骤13，断开第一位线BL与地电压VSS的连接，第一信号SA_OUT0
通过第一耦合电容C0在第一位线BL上耦合得到一负电压；
步骤14，一SRAM存储单元的字线WL被选中，第一位线BL与第一节
点N1连通，第一节点N1为低电压而第二节点N0被上拉至高电压。
本发明的负电压位线写辅助的方法，如图9所示，还包括写入数据1的
步骤：
步骤21，第二位线BL被下拉至地电压VSS；
步骤22，比较第一位线BL和第二位线BLB的电压差并输出SA_OUT0
和第二信号SA_OUT1；
步骤23，断开第二位线BLB与地电压VSS的连接，第二信号SA_OUT1
通过第二耦合电容C0在第二位线BLB上耦合得到一负电压；
步骤24，一SRAM存储单元的字线WL被选中，第二位线与第二节点
连通，第二节点为低电压而第一节点被上拉至高电压。
本发明的负电压位线写辅助的方法，上述步骤2中第一位线的电压高于
第二位线的电压时，第一信号输出高电压，第二信号输出低电压；第二位线
的电压高于第一位线的电压时，第一信号输出低电压，第二信号输出高电压。
参照图7，以写入数据0为例，具体实现方法如下：第一写使能信号WT0
由低电压变为高电压，第一位线BL与地电压VSS导通，第一位线BL被下
拉至地电压VSS；当使能信号SAE为高电压时表示灵敏放大器SA启动判断
第一位线BL和第二位线BLB上的电压差，第一位线BL的电压应当低于第
二位线BLB的电压，此时灵敏放大器SA输出0，即第一信号SA_OUT0等
于0第二信号SA_OUT1等于1；第一写使能信号WT0由高电压变低电压，
第一信号SA_OUT0通过耦合电容在第一位线BL上耦合得到一负电压，一
SRAM存储单元的字线WL被选中时，第一位线BL与第一节点N1连通，
第一节点N1为低电压而第二节点N0被上拉至高电压，实现写入数据0。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及
保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书
及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含
在本发明的保护范围内。