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1、(10)申请公布号 CN 103927998 A (43)申请公布日 2014.07.16 CN 103927998 A (21)申请号 201310740538.1 (22)申请日 2013.12.27 G09G 3/36(2006.01) (71)申请人 上海天马微电子有限公司 地址 201201 上海市浦东新区汇庆路 889 号 申请人 天马微电子股份有限公司 (72)发明人 周井雄 胡迎来 郭浩 赵剑 (74)专利代理机构 北京品源专利代理有限公司 11332 代理人 胡彬 (54) 发明名称 驱动单元、 移位寄存器电路、 阵列基板及残影 清零方法 (57) 摘要 本发明公开了一种栅极。
2、电路驱动单元， 包含 ： 第一薄膜晶体管， 第一薄膜晶体管的栅极与拉高 电路的输出端相连， 第一薄膜晶体管的第一电极 与拉低电路的输出端相连， 并且作为栅极电路驱 动单元的输出端， 第一薄膜晶体管的第二电极与 外部信号单元相电连接 ； 附加电路单元， 包含至 少一个控制端， 控制端用于接收控制信号， 并在控 制信号有效时， 使第一薄膜晶体管的栅极和 / 或 第一电极与高电压信号相连， 本发明还提供了一 种移位寄存器电路、 阵列基板及显示器的图像残 影清零方法。本发明通过附加电路单元使第一薄 膜晶体管的栅极和 / 或第一电极与高电压信号相 连， 在断电时将阵列基板的薄膜晶体管导通， 以残 留在像。
3、素中的电荷释放， 从而解决了残影问题。 (51)Int.Cl. 权利要求书 2 页 说明书 9 页 附图 8 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书9页 附图8页 (10)申请公布号 CN 103927998 A CN 103927998 A 1/2 页 2 1. 一种栅极电路驱动单元， 包含 ： 拉高电路， 用于使栅极电路驱动单元输出高电平 ； 拉低电路， 用于使栅极电路驱动单元输出低电平 ； 所述驱动单元还包括 ： 第一薄膜晶体管， 所述第一薄膜晶体管的栅极与所述拉高电路的输出端相连， 所述第 一薄膜晶体管的第一电极与所述拉低电路的输出端相连。
4、， 并且作为所述栅极电路驱动单元 的输出端， 所述第一薄膜晶体管的第二电极与外部信号单元相电连接 ； 附加电路单元， 包含至少一个控制端， 所述控制端用于接收控制信号， 并在所述控制信 号有效时， 使所述第一薄膜晶体管的栅极和 / 或第一电极与高电压信号相连。 2. 根据权利要求 1 所述的栅极电路驱动单元， 其特征在于， 所述附加电路单元包含第 一附加信号输入端和第二附加信号输入端， 其中所述第一附加信号输入端为所述控制端， 并且所述附加电路单元包含 ： 第一附加薄膜晶体管， 所述第一附加薄膜晶体管的栅极与所述第一附加信号输入端相 连， 所述第一附加薄膜晶体管的第一电极与所述第二附加信号输入。
5、端相连， 所述第一附加 薄膜晶体管的第二电极与所述第一薄膜晶体管的栅极相连。 3. 根据权利要求 1 所述的栅极电路驱动单元， 其特征在于， 所述附加电路单元包含第 一附加信号输入端和第二附加信号输入端， 其中所述第一附加信号输入端为所述控制端， 并且所述附加电路单元还包含 ： 第二附加薄膜晶体管， 所述第二附加薄膜晶体管的栅极与所述第一附加信号输入端相 连， 所述第二附加薄膜晶体管的第一电极与所述第二附加信号输入端相连， 所述第二附加 薄膜晶体管的第二电极与所述栅极电路驱动单元的输出端相连。 4. 根据权利要求 1 所述的栅极电路驱动单元， 其特征在于， 所述附加电路单元元包含 第一附加信号。
6、输入端和第二附加信号输入端， 其中所述第一附加信号输入端为所述控制 端， 并且所述附加电路单元包含 ： 第一附加薄膜晶体管和第二附加薄膜晶体管， 所述第一附加薄膜晶体管和所述第二附 加薄膜晶体管的栅极与所述第一附加信号输入端相连， 所述第一附加薄膜晶体管和所述第 二附加薄膜晶体管的第一电极共同与所述第二附加信号输入端相连， 所述第一附加薄膜晶 体管的第二电极与所述拉高电路的输出端相连， 所述第二附加薄膜晶体管的第二电极与所 述栅极电路驱动单元的输出端相连。 5.根据权利要求1至4中任一项所述的栅极电路驱动单元， 其特征在于， 所述外部信号 单元为时钟信号单元。 6. 一种移位寄存器电路， 包含。
7、多个级联的移位寄存器单元， 其特征在于， 每一级所述移 位寄存器单元包含权利要求 1-5 中任一项所述的栅极电路驱动单元。 7. 一种阵列基板， 包括 ： 薄膜晶体管阵列 ； 权利要求 6 所述的移位寄存器电路， 用于驱动所述薄膜晶体管阵列。 8. 一种显示器图像的残影清零方法， 显示器包含如权利要求 7 所述的阵列基板， 其中， 所述阵列基板的薄膜晶体管阵列的源极或漏极连接至数据线， 所述残影清零方法包含 ： 当判断所述显示器需要清除图像残影时， 将所述阵列基板的数据线与地线相连， 并且 权 利 要 求 书 CN 103927998 A 2 2/2 页 3 给所述附加电路单元的控制端施加有效。
8、的控制信号， 通过所述附加电路单元使第一薄 膜晶体管的栅极和 / 或第一电极与高电压信号相连。 9. 根据权利要求 8 所述的显示器图像的残影清零方法， 其特征在于， 当所述附加电路 单元包含第一附加信号输入端和第二附加信号输入端， 其中所述第一附加信号输入端为控 制端， 并且所述控制端的控制信号有效时， 将所述第一附加信号输入端和所述第二附加信 号输入端与高电压信号相连。 10. 根据权利要求 8 或 9 所述的显示器图像的残影清零方法， 其特征在于， 在判断所述 显示器需要清除图像残影时， 将所述第一薄膜晶体管的第二电极与所述高电压信号相连。 11. 根据权利要求 8 或 9 所述的显示器。
9、图像的残影清零方法， 其特征在于， 在判断所述 显示器需要清除图像残影时， 将所述阵列基板的栅极驱动电路的信号输入端与所述高电压 信号相连。 12. 根据权利要求 8 或 9 所述的显示器图像的残影清零方法， 其特征在于， 断电时需要 对显示器图像进行残影清零， 并通过判断驱动器芯片的电源电压是否降低到预定值以判断 所述阵列基板是否断电。 13. 根据权利要求 8 或 9 所述的显示器图像的残影清零方法， 其特征在于， 所述断电包 含重启、 正常关机、 复位、 进入睡眠或者异常断电。 权 利 要 求 书 CN 103927998 A 3 1/9 页 4 驱动单元、 移位寄存器电路、 阵列基板及。
10、残影清零方法 技术领域 0001 本发明涉及显示器技术领域， 尤其涉及一种可适用于栅极电路的驱动单元、 移位 寄存器电路、 阵列基板及包含该阵列基板的显示器的图像残影清零方法。 背景技术 0002 近年来， 随着液晶显示器 （liquid crystal display， LCD） 的迅速发展， 已经成为 显示器产品的主流。但是， 传统的液晶显示器在面临关机异常断电等电源突然中止的状态 下， 由于液晶显示器的各像素里存在由电源供应单元供应的电力所残留的电荷， 如果没有 被及时释放掉， 将会导致在显示屏在关机的短时间内会留下残影。 0003 图1是现有技术的传统液晶显示器模组的结构示意图， 如图。
11、1所示， 传统的液晶显 示器模组的薄膜晶体管 （thin film transistor， TFT） 阵列的每行的栅极的连线 （扫描线） 11 直接连接至驱动器芯片 12， 传统液晶显示器通常在关机或异常掉电瞬间， 通过驱动器芯 片 12 侦测电路的供电电源 （VCC） 电压来进行判断是否掉电， 如果发生掉电， 则起动高脉冲 （通常被称为Xon） 信号， 从而将显示器的像素里的残余电荷清零。 上述功能可以通过单片驱 动器芯片 （One-Chip driver IC） 、 源极驱动器芯片 / 栅极驱动器芯片 （Source driver IC/ Gate driver IC） 及时序控制 （T-。
12、con） 芯片或外围电路来完成。传统液晶显示器通过驱动 器芯片能较好地处理异常断电或关机的残影问题。 0004 现有的阵列基板行驱动 （Gate Driver on Array， GOA） 液晶显示器因为成本低并 且可以实现窄边框等优势而受到广泛的关注。图 2 是现有技术的 GOA 液晶显示器模组的结 构示意图， GOA 液晶显示器是将栅极电路驱动芯片 （Gate driver IC） 的移位寄存器电路集 成在薄膜晶体管 （thin film transistor， TFT） 基板的阵列端， 移位寄存器包含多个级联的 GOA 单元 22， 用于实现 TFT 阵列基板的行驱动。由于阵列端上电路简。
13、单， 不能实现复杂功 能， 所以对于 GOA 液晶显示器的关机或异常断电等状况的电荷残留问题往往不能有效的处 理或未处理， 因此在关机或异常断电等情况下会留下残影， 在睡眠期间因像素电荷未被释 放而造成液晶极化， 造成在唤醒时出现残留影像或闪烁等不良等现象。如果要在异常断电 或关机时的像素残留电荷问题， 则需单独的电路实现， 但是由于技术的发展， 像素阵列的数 目较大， 很难通过单独的线路引出， 通过驱动器芯片 21 或外围电路来像传统显示器那样来 解决残影问题， 而且即便如此， 会大大增加显示器的边缘尺寸， 因此， 现有技术的 GOA 液晶 显示器的栅极驱动电路不能较好地解决像素残留电荷问题。
14、， 因此不能在关机或异常断电等 情况下完全解决残影问题。 0005 在屏幕进行正常显示时， 移位寄存器的各个GOA单元22分别对每行的扫描线进行 扫描， 从而驱动该行的TFT。 假设正好扫描到第N行， 这样会将该行的扫描线置于VGH电位， 从而该行的 TFT 的栅极位于 VGH 电位， 则该行 TFT 处于导通状态， 而其他行的 TFT 处于截止 状态。如果出现关机或者异常断电等状态时， 第 N 行的 TFT 处于 VGH 电位， 则需要从 VGH 电 位慢慢掉落至 GND 电位， 这样该行的 TFT 依然会保持导通一段时间， 这时， 将数据线与 GND 电位相连， 残留在像素中的电荷将会释放。
15、掉， 因此在关机时就不会出现残影， 但是， 其他行 说 明 书 CN 103927998 A 4 2/9 页 5 的TFT在断电瞬间处于截止状态， 这样即便数据线与GND电位相连， 残留在像素上的电荷不 能被释放掉， 因此就会有残影出现。 0006 以下图为例来进行说明， 图 3a 是现有技术的显示屏出现残影的示意图 ； 图 3b 为 显示屏断电时的 TFT 的栅极的电压信号示意图。如图 3a 所示， 显示屏包含第一区 A1 和第 二区 A2， 其中， 第一区 A1 为断电时 TFT 处于截止状态的区域， 第二区 A2 为正好扫描到该行 TFT 的区域， 如图 3b 所示， 在第一区 A1 的。
16、 TFT 的栅极电压 Gout A1 从低电平 （VGL） 电位逐 渐恢复到 GND 电位， 而第二区 A2 的 TFT 的栅极电压 Gout A2 从高电平 （VGH） 电位慢慢掉落 至 GND 电位， 因此， 在数据线连接 GND 电位时， 第一区 A1 中的像素中的电荷不会释放掉， 第 二区 A2 中的像素中的电荷就会被释放掉， 第一区 A1 存在残影， 第二区 A2 不存在残影。 发明内容 0007 有鉴于此， 本发明的目的在于提出一种栅极电路驱动单元、 移位寄存器电路、 阵列 基板及包含该阵列基板的显示器的图像的残影清零方法， 能够解决现有技术中显示屏在断 电时存在残影的问题。 00。
17、08 为达此目的， 本发明提供了一种栅极电路驱动单元， 包含 ： 拉高电路， 用于使栅极 电路驱动单元输出高电平 ； 拉低电路， 用于使栅极电路驱动单元输出低电平 ； 所述驱动单 元还包括 ： 第一薄膜晶体管， 所述第一薄膜晶体管的栅极与所述拉高电路的输出端相连， 所 述第一薄膜晶体管的第一电极与所述拉低电路的输出端相连， 并且作为所述栅极电路驱动 单元的输出端， 所述第一薄膜晶体管的第二电极与外部信号单元相电连接 ； 还包括附加电 路单元， 包含至少一个控制端， 所述控制端用于接收控制信号， 并在所述控制信号有效时， 使所述第一薄膜晶体管的栅极和 / 或第一电极与高电压信号相连。 0009 。
18、本发明又提供了一种移位寄存器电路， 包含多个级联的移位寄存器单元， 每一级 所述移位寄存器单元包含上述的栅极电路驱动单元。 0010 本发明还提供了一种阵列基板， 包括 ： 薄膜晶体管阵列 ； 上述的移位寄存器电路， 用于驱动所述薄膜晶体管阵列。 0011 本发明还提供了一种显示器图像的残影清零方法， 显示器包含上述的阵列基板， 其中， 所述阵列基板的薄膜晶体管阵列的源极或漏极连接至数据线， 所述残影清零方法包 含 ： 当判断所述显示器需要清除图像残影时， 将所述阵列基板的数据线与地线相连， 并且给 所述附加电路单元的控制端施加有效的控制信号， 通过所述附加电路单元使第一薄膜晶体 管的栅极和 。
19、/ 或第一电极与高电压信号相连。 0012 本发明的栅极电路驱动单元、 移位寄存器电路、 阵列基板及包含该阵列基板的显 示器的图像残影清零方法通过附加电路单元使栅极电路驱动单元的第一薄膜晶体管的栅 极和 / 或第一电极与高电压信号相连， 在断电时将阵列基板的薄膜晶体管导通， 以将残留 在像素中的电荷释放， 从而解决了断电时存在残影的问题。 附图说明 0013 图 1 是现有技术的传统液晶显示器模组的结构示意图 ； 0014 图 2 是现有技术的 GOA 液晶显示器模组的结构示意图 ； 0015 图 3a 是现有技术的显示屏出现残影的示意图 ； 说 明 书 CN 103927998 A 5 3/。
20、9 页 6 0016 图 3b 是现有技术的显示屏断电时的 TFT 的栅极的电压信号示意图 ； 0017 图 4a 是本发明第二实施例的栅极电路驱动单元的电路示意图 ； 0018 图 4b 是本发明第三实施例的栅极电路驱动单元的电路示意图 ； 0019 图 4c 是本发明第四实施例的栅极电路驱动单元的电路示意图 ； 0020 图 5 是本发明实施例的栅极电路驱动单元的第一附加信号输入端和第二附加信 号输入端的电压信号示意图 ； 0021 图 6 是本发明实施例的显示屏断电时的 TFT 的栅极的电压信号示意图 ； 0022 图 7 是本发明实施例的电荷释放的原理示意图 ； 0023 图 8 是本。
21、发明的栅极电路驱动单元的信号输入端断电时的电压信号示意图。 具体实施方式 0024 下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。 可以理解的 是， 此处所描述的具体实施例仅仅用于解释本发明， 而非对本发明的限定。 另外还需要说明 的是， 为了便于描述， 附图中仅示出了与本发明相关的部分而非全部内容。 0025 第一实施例 0026 本发明第一实施例在现有的栅极电路驱动单元的基础上增加了附加电路单元， 通 过附加电路单元使所述栅极电路驱动单元的输出端 Gout 输出高电平， 从而在断电时瞬间 将栅极电路驱动单元所驱动的 TFT 阵列导通， 并通过数据线接地， 将残留在像素电极中的。
22、 残余电荷释放， 从而解决了断电时存在残影的问题。 0027 本发明第一实施例提供了一种栅极电路驱动单元， 该栅极电路驱动单元包含 ： 拉 高电路 PU， 用于使所述栅极电路驱动单元输出高电平 ； 拉低电路 PD， 用于使所述栅极电路 驱动单元输出低电平 ； 所述驱动单元还包括 ： 第一薄膜晶体管 T0， 第一薄膜晶体管 T0 的栅 极与拉高电路 PU 的输出端相连， 第一薄膜晶体管 T0 的第一电极与拉低电路 PD 的输出端相 连， 并且作为所述栅极电路驱动单元的输出端 Gout， 第一薄膜晶体管 T0 的第二电极与外部 信号单元相电连接 ； 所述驱动单元还包括附加电路单元 CU， 具有第一。
23、附加信号输入端 S1 和 第二附加信号输入端 S2， 并且所述附加电路单元 CU 包含至少一个控制端， 所述控制端用于 接收控制信号， 并在所述控制信号有效时， 使所述第一薄膜晶体管 T0 的栅极和 / 或第一电 极与高电压信号相连。 其中， 所述外部信号单元可以为时钟信号单元CLK。 其中控制信号有 效可以为接收到高电平信号。 0028 其中， 栅极电路驱动单元可以为阵列基板行驱动 （GOA） 单元， GOA 单元可以为非晶 硅栅极 （Amorphous Silicon Gate Driver， ASG） 驱动单元或者硅晶栅极驱动单元。 通常GOA 单元包含多个晶体管、 多个电容器以及多个信。
24、号输入端， 并且具有拉高电路 PU 和拉低电路 PD， 用于实现对阵列基板的每行 TFT 的栅极进行控制。GOA 单元通过第一薄膜晶体管 T0 进 行输出， 第一薄膜晶体管 T0 的栅极与拉高电路 PU 的输出端相连， 第一薄膜晶体管 T0 的第 一电极与拉低电路 PD 的输出端相连， 并且作为栅极电路驱动单元的输出端 Gout， 用于连接 扫描线， 控制该行 TFT 的导通和截止， 第一薄膜晶体管 T0 的第二电极在正常工作情况下与 时钟信号单元 CLK 相连。 0029 优选的， 该栅极电路驱动单元还进一步包含附加电路单元 CU， 该附加电路单元 CU 包含至少一个控制端， 所述控制端用于。
25、接收控制信号， 该控制信号可以来源于附属于 说 明 书 CN 103927998 A 6 4/9 页 7 或者独立于所述栅极电路驱动单元的其他电路的信号输出， 例如来源于集成电路 （IC， integrated circuit） 或者集成电路中的某一个子功能电路的信号输出， 并且在断电时， 该 信号输出能够使得所述控制信号有效， 例如所述控制信号由低电压转变为高电压， 进而使 第一薄膜晶体管 T0 的栅极和 / 或第一电极与高电压信号相连， 也就是与 VGH 电位相连。在 正常工作情况下， 所述附加电路单元 CU 与低电压信号 （VGL 电位） 相连， 但是当发生关机或 者异常断电等情况时， 。
26、附加电路单元 CU 会使第一薄膜晶体管 T0 的栅极和 / 或第一电极与 高电压信号 （VGH电位） 相连， 而且同时将第一薄膜晶体管T0的第二电极与高电压信号 （VGH 电位） 相连。在此对附加电路单元 CU 的具体内部电路结构不做限定。 0030 在断电时， 所述附加电路单元 CU 会使第一薄膜晶体管 T0 的栅极和 / 或第一电极 与高电压信号相连， 瞬间将其置于 VGH 电位， 然后由 VGH 电位逐渐降低为 GND 电位， 在这一 过程中， 通过第一薄膜晶体管 T0 导通或者直接往栅极电路驱动单元的输出端 Gout 输入高 电压， 从而保证对应行的 TFT 处于导通状态。因此， 在对。
27、应行 TFT 处于导通状态的同时， 源 极端和漏极端导通， 将数据线 （源极端） 与 GND 电位相连， 残留在像素中的电荷就会被释放， 从而解决了断电时存在残影的问题。 0031 第二实施例 0032 图4a是本发明第二实施例的栅极电路驱动单元的电路示意图。 如图4a所示， 本发 明第二实施例提供了一种栅极电路驱动单元， 该栅极电路驱动单元包含 ： 拉高电路 PU， 用 于使栅极电路驱动单元输出高电平 ； 拉低电路 PD， 用于使栅极电路驱动单元输出低电平 ； 驱动单元还包括 ： 第一薄膜晶体管 T0， 第一薄膜晶体管 T0 的栅极与拉高电路 PU 的输出端 相连， 第一薄膜晶体管T0的第一。
28、电极与拉低电路PD的输出端相连， 并且作为栅极电路驱动 单元的输出端 Gout， 第一薄膜晶体管 T0 的第二电极与所述外部信号单元相电连接 ； 所述驱 动单元还包括附加电路单元 CU， 所述附加电路单元包含第一附加信号输入端和第二附加信 号输入端， 其中所述第一附加信号输入端为所述控制端， 并且所述附加电路单元 CU 包含 ： 第一附加薄膜晶体管T1， 第一附加薄膜晶体管T1的栅极与第一附加信号输入端S1相连， 第 一附加薄膜晶体管 T1 的第一电极与第二附加信号输入端 S2 相连， 第一附加薄膜晶体管 T1 的第二电极与第一薄膜晶体管 T0 的栅极相连。其中， 所述外部信号单元可以为时钟信。
29、号单 元 CLK。 0033 所述控制端用于接收控制信号， 本实施例中第一附加信号输入端 S1 可以作为控 制端， 当第一附加信号输入端 S1 接收到的所述控制信号有效时， 将第一薄膜晶体管的栅极 与高电压信号 （VGH 电位） 相连， 其中控制信号有效可以为接收到高电平信号。具体工作情 况如下所述。 0034 其中， 在正常工作情况下， 附加电路单位与低电压信号 （VGL 电位） 相连， 但是当发 生关机或者异常断电等情况时， 则向第一附加信号输入端 S1 和第二附加信号输入端 S2 瞬 间输入高电压信号 （VGH 电位） ， 这样第一附加薄膜晶体管 T1 会处于导通状态， 第一附加薄 膜晶。
30、体管 T1 的第一电极和第二电极会导通， 这样会使第一薄膜晶体管 T0 的栅极与高电压 信号 （VGH电位） 相连， 而且同时将第一薄膜晶体管T0的第二电极瞬间置于高电压信号 （VGH 电位） ， 使得所述栅极电路驱动单元的输出端 Gout 输出高电平。 0035 如此， 在第一薄膜晶体管 T0 的栅极由高电压信号 （VGH 电位） 逐渐降低为 GND 电位 的这一过程中， 第一薄膜晶体管T0会处于导通状态， 而第一薄膜晶体管T0的第二电极也被 说 明 书 CN 103927998 A 7 5/9 页 8 瞬间置于 VGH 电位， 第一薄膜晶体管 T0 的第二电极和第一薄膜晶体管 T0 的第一。
31、电极处于 导通状态保持一段时间。控制第一薄膜晶体管 T0 的第二电极在该段时间内为高电平， 则所 述栅极电路驱动单元的输出端 Gout 会在该段时间内保持输出高电压， 从而保证对应行的 TFT处于导通状态也会保持一段时间。 因此， 在所述栅极驱动电路电连接的显示面板内的对 应行的 TFT 处于导通状态的同时， 源极端和漏极端导通， 由于数据线 （源极端） 与 GND 电位相 连， 像素的电荷就会被释放， 从而解决了断电是存在残影的问题。 0036 第三实施例 0037 图 4b 是本发明第三实施例的栅极电路驱动单元的电路示意图。如图 4b 所示， 本 发明第二实施例提供了一种栅极电路驱动单元，。
32、 包含 ： 拉高电路 PU， 用于使栅极电路驱动 单元输出高电平 ； 拉低电路 PD， 用于使栅极电路驱动单元输出低电平 ； 所述驱动单元还包 括 ： 第一薄膜晶体管 T0， 第一薄膜晶体管 T0 的栅极与拉高电路 PU 的输出端相连， 第一薄膜 晶体管 T0 的第一电极与拉低电路 PD 的输出端相连， 并且作为栅极电路驱动单元的输出端 Gout， 第一薄膜晶体管 T0 的第二电极与外部信号单元相电连接 ； 所述驱动单元还包括附加 电路单元 CU， 所述附加电路单元包含第一附加信号输入端和第二附加信号输入端， 其中所 述第一附加信号输入端为所述控制端， 并且所述附加电路单元 CU 包含 ： 第。
33、二附加薄膜晶体 管T2， 第二附加薄膜晶体管T2的栅极与第一附加信号输入端S1相连， 第二附加薄膜晶体管 T2 的第一电极与第二附加信号输入端 S2 相连， 第二附加薄膜晶体管 T2 的第二电极与栅极 电路驱动单元的输出端 Gout 相连。其中， 所述外部信号单元可以为时钟信号单元 CLK。 0038 所述控制端用于接收控制信号， 这里第一附加信号输入端 S1 可以作为控制端， 当 第一附加信号输入端 S1 接收到的所述控制信号有效时， 将第一薄膜晶体管的第一电极与 高电压信号 （VGH 电位） 相连， 其中控制信号有效可以为接收到高电平信号。具体工作情况 如下所述。 0039 其中， 在正常。
34、工作情况下， 所述附加电路单元 CU 与低电压信号 （VGL 电位） 相连， 但 是当发生关机或者异常断电等情况时， 则向第一附加信号输入端 S1 和第二附加信号输入 端 S2 瞬间输入高电压信号 （VGH 电位） ， 这样第二附加薄膜晶体管 T2 会处于导通状态， 第二 附加薄膜晶体管 T2 的第一电极和第二电极会导通， 这样会使栅极电路驱动单元的输出端 Gout 瞬间置于高电压信号 （VGH 电位） ， 直接往栅极电路驱动单元的输出端 Gout 输入高电 压， 从而保证对应行的 TFT 处于导通状态保持一段时间。因此， 在所述显示面板内对应行的 TFT 将处于导通状态。同时， 由于所述显示。
35、面板内的 TFT 的源极端和漏极端导通， 使数据线 （源极端） 与 GND 电位相连， 那么残留在像素中的电荷就会被释放， 从而解决了断电是存在残 影的问题。 0040 第四实施例 0041 图 4c 是本发明第三实施例的栅极电路驱动单元的电路示意图。如图 4c 所示， 本 发明第四实施例提供了一种栅极电路驱动单元， 包含 ： 拉高电路 PU， 用于使栅极电路驱动 单元输出高电平 ； 拉低电路 PD， 用于使栅极电路驱动单元输出低电平 ； 所述驱动单元还包 括 ： 第一薄膜晶体管 T0， 第一薄膜晶体管 T0 的栅极与拉高电路 PU 的输出端相连， 第一薄膜 晶体管 T0 的第一电极与拉低电路。
36、 PD 的输出端相连， 并且作为栅极电路驱动单元的输出端 Gout， 第一薄膜晶体管 T0 的第二电极与外部信号单元相电连接 ； 所述驱动单元还包括附加 电路单元 CU， 所述附加电路单元包含第一附加信号输入端和第二附加信号输入端， 其中所 说 明 书 CN 103927998 A 8 6/9 页 9 述第一附加信号输入端为所述控制端， 并且所述附加电路单元 CU 包含 ： 第一附加薄膜晶体 管 T1 和第二附加薄膜晶体管 T2， 第一附加薄膜晶体管 T1 和第二附加薄膜晶体管 T2 的栅 极与第一附加信号输入端 S1 相连， 第一附加薄膜晶体管 T1 和第二附加薄膜晶体管 T2 的第 一电极。
37、共同与第二附加信号输入端 S2 相连， 第一附加薄膜晶体管 T1 的第二电极与拉高电 路 PU 的输出端相连， 第二附加薄膜晶体管 T2 的第二电极与所述栅极电路驱动单元的输出 端 Gout 相连。其中， 所述外部信号单元可以为时钟信号单元 CLK。 0042 所述控制端用于接收控制信号， 这里第一附加信号输入端 S1 可以作为控制端， 当 第一附加信号输入端 S1 接收到的所述控制信号有效时， 将第一薄膜晶体管的栅极和第一 电极与高电压信号 （VGH 电位） 相连， 其中控制信号有效可以为接收到高电平信号。具体工 作情况如下所述。 0043 其中， 在正常工作情况下， 附加电路单位与低电压信。
38、号 （VGL 电位） 相连， 但是当发 生关机或者异常断电等情况时， 则向第一附加信号输入端 S1 和第二附加信号输入端 S2 瞬 间输入高电压信号 （VGH 电位） ， 这样第一附加薄膜晶体管 T1 和第二附加薄膜晶体管 T2 会 处于导通状态， 第一附加薄膜晶体管 T1 的第一电极和第二电极会导通， 第二附加薄膜晶体 管 T2 的第一电极和第二电极会导通， 这样通过第一附加薄膜晶体管 T1 会使第一薄膜晶体 管 T0 的栅极与高电压信号 （VGH 电压） 相连， 并且通过第二附加薄膜晶体管 T2 会使栅极电 路驱动单元的输出端 Gout 与高电压信号 （VGH 电压） 相连， 并且同时使第。
39、一薄膜晶体管 T0 的第二电极瞬间与高电压信号 （VGH 电位） 相连。 0044 如此， 在第一薄膜晶体管 T0 的栅极由高电压信号 （VGH 电位） 逐渐降低为 GND 电位 的这一过程中， 一方面， 第一薄膜晶体管 T0 会处于导通状态， 而第一薄膜晶体管 T0 的第二 电极也被瞬间置于处于 VGH 电位， 第一薄膜晶体管 T0 的第二电极和第一薄膜晶体管 T0 的 第一电极处于导通状态保持一段时间， 使第一薄膜晶体管 T0 的第二电极在该段时间内为 高电平， 则所述栅极电路驱动单元的输出端 Gout 输出高电压 ； 另外一方面， 第二附加薄膜 晶体管T2处于导通状态， 直接使栅极电路驱。
40、动单元的输出端Gout输出高电压， 从而保证所 述显示面板内对应行的 TFT 处于导通状态保持一段时间。因此， 在所述对应行的 TFT 处于 导通状态的同时， 其源极端和漏极端导通， 使其数据线 （源极端） 与 GND 电位相连， 残留在像 素中的电荷就会被释放， 从而解决了断电是存在残影的问题。 0045 图 5 是本发明实施例的栅极电路驱动单元的第一附加信号输入端 S1 和第二附加 信号输入端S2的电压信号示意图 ； 图6是应用了本发明实施例的所述驱动单元的显示屏在 断电时输出到前述第一区 A1 和第二区 A2 的 TFT 的栅极的电压信号示意图。 0046 为了进一步说明本发明实施例， 。
41、第一附加信号输入端 S1 和第二附加信号输入端 S2 的电压信号输入如图 5 所示， 在栅极电路驱动单元正常运作状态下， 第一附加信号输入 端 S1 和第二附加信号输入端 S2 为低电平信号 （VGL 电位） ， 但是当发生断电时， 则瞬间将第 一附加信号输入端 S1 和第二附加信号输入端 S2 将被置于高电平信号 （VGH 电位） ， 然后由 VGH 电位逐渐降低至 GND 电位。 0047 如图 6 所示， 本发明实施例的显示屏断电时， 参考现有技术图 3a 中出现残影的显 示屏， 第一区 A1 为断电时 TFT 处于截止状态的区域， 第二区 A2 为正好扫描到该行 TFT 的区 域， 由。
42、于本发明实施例中每个栅极电路驱动单元在断电时， 所述栅极电路驱动单元的输出 端 Gout 会被置于高电压信号 VGH， 第一区和第二区的 TFT 栅极则都会处于 VGH 电位， 在从 说 明 书 CN 103927998 A 9 7/9 页 10 VGH电位逐渐降低到GND电位这一过程中， 会使对应行的显示面板内的TFT处于导通状态保 持一段时间。因此， 在第一区 A1 中， TFT 处于导通状态的同时， 其源极端和漏极端导通， 由 于其源极端 （接数据线） 与GND电位相连， 那么残留在像素中的电荷就会被释放， 从而解决了 断电时存在残影的问题。 0048 图 7 是本发明实施例的电荷释放的。
43、原理示意图， 如图 7 所示， 在第 m 行数据线 Sm 和第 n 行扫描线 Gn 中， 具有第 n 个薄膜晶体管 Tn， 其中， m、 n 为正整数， 薄膜晶体管 Tn 的栅 极与第 n 行扫描线 Gn 相连， 薄膜晶体管 Tn 的源极与第 m 行数据线 Sm 相连， 薄膜晶体管 Tn 的漏极与一像素电极相连接。 该行的栅极电路驱动单元在断电瞬间通过其输出端输入高电 压， 使得 Gn 为高电平， 从而将薄膜晶体管 Tn 导通一段时间， 而且同时将第 m 行数据线 Sm 与 GND 电位相连， 这样， 薄膜晶体管 Tn 的源极端和漏极端导通， 由于第 m 行数据线 Sm （对应 Tn 的源极端。
44、） 与 GND 电位相连， 残留在像素中的电荷就会被释放， 从而解决了断电是存在残影 的问题。 0049 需要说明的是， 以上实施例中所述的各个薄膜晶体管或者附加薄膜晶体管的第一 电极和第二电极， 分别是指各个薄膜晶体管的源极端或漏极端。具体可以根据管子的类型 进行判断。 0050 第五实施例 0051 本发明第五实施例提供了一种移位寄存器电路， 包含多个级联的移位寄存器单 元， 每一级移位寄存器单元包含上述任意一种实施例中的栅极电路驱动单元。 0052 其中， 移位寄存器包含多个级联的移位寄存器单元， 而每一级移位寄存器单元包 含上述实施例中的栅极电路驱动单元， 栅极电路驱动单元可以为 GO。
45、A 单元， GOA 单元可以为 非晶硅栅极驱动单元或者硅晶栅极驱动单元。 0053 而且， 移位寄存器的各级移位寄存器单元相互级联， 在第一级栅极电路驱动单元 被驱动导通后， 之后的每个栅极电路驱动单元的输出可以用于控制上一级的栅极电路驱动 单元的截止， 并且用于控制下一级的栅极电路驱动单元的导通。 在发生断电时， 通过将每级 的栅极电路驱动单元的输出端 Gout 置于 VGH 电位， 从而将通过移位寄存器电路将整个 TFT 基板上的 TFT 瞬间导通， 从而进一步通过将数据线 （对应各个 TFT 的源极端） 与 GND 电位相 连， 这样残留在像素中的电荷就会被释放， 从而解决了断电是存在残。
46、影的问题。 0054 第六实施例 0055 本发明第六实施例提供了一种阵列基板， 包括 ： 薄膜晶体管 （TFT） 阵列 ； 第五实施 例中的移位寄存器电路， 用于驱动所述薄膜晶体管阵列。 0056 其中， 移位寄存器电路集成在所述阵列基板的阵列端， 可以将整个 TFT 阵列逐行 导通， 首先在初始触发信号送到第一级栅极电路驱动单元， 从而导通第一行 TFT， 之后每个 栅极电路驱动单元的输出用于控制上一行TFT的关闭， 并且用于控制下一行TFT的导通。 在 发生断电时， 将移位寄存器的每级的输出的栅极电路驱动电压置于 VGH 电位， 从而将通过 移位寄存器电路将整个TFT基板上的TFT瞬间导。
47、通， 从而通过将数据线 （对应所述显示面板 内的 TFT 的源极端） 与 GND 电位相连， 这样残留在像素中的电荷就会被释放， 从而解决了断 电是存在残影的问题。 0057 第七实施例 0058 本发明第七实施例提供了一种显示器图像的残影清零方法， 显示器包含第六实 说 明 书 CN 103927998 A 10 8/9 页 11 施例中的阵列基板， 也即所述阵列基板包含上述任意一种实施例所述的栅极电路驱动单 元。其中， 所述阵列基板的薄膜晶体管阵列的源极或漏极连接至数据线， 所述残影清零方 法包含 ： 当判断显示器需要清除图像残影时， 将所述阵列基板的数据线与地线相连， 并且给 所述附加电。
48、路单元的控制端施加有效的控制信号， 该控制信号可以来源于附属于或者独立 于所述栅极电路驱动单元的其他电路的信号输出， 例如来源于集成电路 （IC， integrated circuit） 或者集成电路中的某一个子功能电路的信号输出。 当所述控制端接收到的控制信 号有效时， 通过所述附加电路单元使第一薄膜晶体管的栅极和 / 或与高电压信号相连。其 中有效的控制信号可以为接收到的高电平信号。 0059 优选地， 当所述附加电路单元 CU 包含第一附加信号输入端 S1 和第二附加信号输 入端 S2， 其中第一附加信号输入端 S1 为控制端， 并且施加给控制端有效的控制信号时， 将 第一附加信号输入端。
49、S1和第二附加信号输入端S2与高电压信号相连。 其中， 在驱动器芯片 （也可以是集成电路） 通过侦测相关电路 （例如所述驱动器芯片或者后续形成的显示模组的 供电电路） 中的复位 （Reset） 信号、 供电电源 （VCC） 的输入电压或通过接收到的提令判断是 否要关机、 重启、 睡眠或者异常掉电等断电情况， 当上述情况成立后驱动器芯片立即起动清 除像素残留电荷的动作 ： 参考图 4c， 将栅极驱动单元的第一附加信号输入端 S1 和第二附加 信号输入端 S2 与高电压信号 （VGH 电位） 相连， 并且将阵列基板的各条数据线与地线相连。 通常控制信号瞬间置为VGH电位， 再逐渐掉到GND电位， 在清除像素残留电荷动作过程中所 有 TFT 的栅极均大于 GND 电位输出， 导通所有像素的 TFT 进行电荷清零， 从而解决显示屏断 电的残影问题。 0060 进一步地， 在判断显示器需要清除图像残影时， 需要将第一薄膜晶体管 T0 的第二 电极与高电压信号 （VGH 电位） 相连。 0061 参考图 4a（图 4c 中类似） ， 由于在对第一附加信号。