一种可探测辐射的电压传感器的制备方法技术领域
本发明属于集成电路领域，具体涉及一种可探测辐射的电压传感器的电路设计方
法。
背景技术
现有技术公开了随着工艺尺寸的减少，芯片里的集成电路在高层太空或近地球空
间越来越容易受到重粒子或质子辐射影响而产生错误；其中，辐射如果发生在组合电
路节点，可能引起单粒子瞬态脉冲，改变电路节点的逻辑状态，该单粒子瞬态脉冲引
起的错误值传导到存储单元会可能被捕捉存储，产生单粒子翻转事件；辐射如果发生
在存储单元的存储节点，所引起单粒子瞬态脉冲可能直接导致存储单元存储错误数值，
也产生单粒子翻转事件；所以单粒子翻转事件会改变存储单元存储的逻辑状态，可能
造成整体电路功能错误；因此，实际操作需要提出可探测辐射的电路设计方法，以便
评估被测器件的抗辐射性能以及确定应在器件中何处何时快速纠正辐射引起的差错。
集成电路中探测辐射的方法主要包含扫描测试、内建自测试和检错码等；其中，
扫描测试方法使被测电路中所有触发器既有存储功能又有移位功能，并将这些触发器
链接成移位寄存器，测试向量通过该移位寄存器移到各个触发器中，测试响应也通过
该移位寄存器移出被测电路，以观察辐射效应；内建自测试方法在被测器件中构造能
自主产生测试向量和自主压缩测试响应的电路；测试向量生成电路产生的测试向量施
加到被测模块上，测试响应经测试压缩电路压缩后产生一个签名值，该签名值与预存
的正确签名值比较，以确定是否出现辐射引起的错误；实践显示，扫描测试与内建自
测试方法探测错误的时间较长，而且进行探测时被测器件不能正常运行；检错码方法
以汉明码为代表，通过计算编码的校验值，确定是否出现辐射起的错误；所述的检错
码方法探测错误的时间较短，而且进行探测时被测器件还能正常运行，但检错码方法
尚存在引起的额外面积开销较大的缺陷。
与本发明相关的参考文献有：
[1]Baumann R.Soft Errors in Advanced Computer Systems[J],IEEE Transactions on
Device and Materials Reliability,2005,22(3),pp.258-266
[2]Namba K.,Ikeda T.,Ito H.：Construction of SEU Tolerant Flip-Flops Allowing
Enhanced Scan Delay Fault Testing[J]，IEEE Transactions on Very Large Scale
Integration(VLSI)Systems,2010,18(9),pp.1265–1276
[3]Sanyal A.,Alam S.M.,Kundu S.：A Built-In Self-Test Scheme for Soft Error Rate
Characterization[C]，in International Symposium on Quality Electronic Design,2008,
pp.65–70
[4]Tausch H.J.Simplified Birthday Statistics and Hamming EDAC[J],IEEE Transactions
on Nuclear Science,2009,56(2),pp.474–478
[5]S.Yang.Logic Synthesis and Optimization Benchmarks User Guide,Research Triangle
Park,NC:Microelectronics Center of North Carolina(MCNC),1991。
发明内容
本发明的目的是针对集成电路在高层太空或近地球空间易受到重粒子或质子辐射
影响而产生错误的问题，提出一种可探测辐射的电压传感器电路设计方法，具体涉及
一种可探测辐射的电压传感器的制备方法，
具体而言，本发明针对NMOS(Negative channel Metal Oxide Semiconductor)晶体
管和PMOS(Positive channel Metal Oxide Semiconductor)晶体管提出不同电路结构的
电压传感器。本发明使用一个针对NMOS晶体管的电压传感器连接多个NMOS晶体管
的P衬底接触点，可以探测其中任何一个NMOS晶体管是否受到足够强的辐射。本发
明使用一个针对PMOS晶体管的电压传感器连接多个PMOS晶体管的N阱接触点，可
以探测其中任何一个PMOS晶体管是否受到足够强的辐射。
更具体的，本发明的一种可探测辐射的电压传感器的制备方法，其特征在于，其
包括两个步骤，下面分别加以详述。
步骤1：按照图1所示电路结构，采用传统集成电路设计方法设计针对NMOS晶
体管的电压传感器电路，按照图2所示电路结构，采用传统集成电路设计方法设计针
对PMOS晶体管的电压传感器电路；其中，
按照图1所示电路结构，采用传统集成电路设计方法设计监测NMOS晶体管的电
压传感器电路，按照图2所示电路结构，采用传统集成电路设计方法设计监测PMOS
晶体管的电压传感器电路；在传统集成电路设计方法中，NMOS晶体管的P衬底一般
接地，因而NMOS晶体管的漏极与P衬底之间PN结反向偏置，所以正常情况下NMOS
晶体管的漏极与P衬底之间电流很小，几乎可以忽略；PMOS晶体管的N阱一般接高
电平Vdd，因而PMOS晶体管的漏极与N阱之间PN结也反向偏置，所以正常情况下，
PMOS晶体管的漏极与N阱之间电流也很小，几乎可以忽略；如果NMOS晶体管受到
辐射，辐射引起的单粒子瞬态脉冲可能导致漏极和P衬底之间出现瞬时大电流，NMOS
晶体管的P衬底接触点电压相应的瞬时增高，P衬底接触点这种瞬时电压增高效应会
被图1所示电压传感器探测并记录；如果PMOS晶体管受到辐射，辐射引起的单粒子
瞬态脉冲可能导致漏极和N阱之间出现瞬时大电流，PMOS晶体管的N阱接触点电压
相应的瞬时降低，N阱接触点这种瞬时电压降低效应会被图2所示电压传感器探测并
记录；
图1中，反相器INV1由PMOS晶体管P1和NMOS晶体管N1串接而成；反相器
INV2由PMOS晶体管P2和NMOS晶体管N2串接而成，驱动电压为Vdd的反相器INV1
和INV2构成传统的存储单元，节点VN和VNB是存储节点，VN值与VNB值相反；
例如当VN值为1，经反相器INV1反相后，VNB值变成0；VNB值再经反相器INV2
反相后，VN值又为1，这进一步加强VN以前的数值1，从而使得存储单元的存储节
点VN和VNB分别稳定的存储数值1和0；图1中BN连接被测NMOS晶体管的P衬
底接触点，P衬底接触点一般接地，其值为0，因而BN值也为0；由于BN值为0，
NMOS晶体管N3和N4断开；RST是重置信号，当RST短时设置为1时，晶体管N5
导通，VNB值为1，VN值相应为0，当RST再设置为0时，NMOS晶体管N5断开，
由反相器INV1和INV2构成的存储单元的存储节点VN和VNB分别稳定的存储数值
0和1，当被测NMOS晶体管受到辐射时，它的P衬底接触点的电压会瞬时增高，BN
的电压也相应瞬时增高；如果辐射强度足够强，BN电压会增高到使BN值从0变成1，
则NMOS晶体管N3和N4导通，所以VN值从0变成1，VNB值从1变成0，由反相
器INV1和INV2构成的存储单元使存储节点VN和VNB分别稳定的存储数值1和0；
待辐射效应消失后，BN值从1恢复为0，NMOS晶体管N3和N4断开，但由反相器
INV1和INV2构成的存储单元仍然在存储节点VN和VNB分别存储数值1和0。存储
节点VN和VNB分别存储1和0，表示被测NMOS晶体管受到足够强的辐射；为了探
测下一次辐射，可以又短时设置RST为1，将VNB值和VN值分别重置为1和0，然
后再设置RST为0，准备探测下一次辐射；图1中BN可连接多个被测NMOS晶体管
的P衬底接触点，其中任何一个NMOS晶体管受到足够强的辐射都可以造成存储节点
VN和VNB分别存储1和0，从而探测到该辐射；BN所连被测NMOS晶体管数量越
多，其寄生电容就越大，被测NMOS晶体受到辐射时，BN电压增高幅度就越低，VN
从0变成1和VNB从1变成0的可能性就越低，因而该辐射被由反相器INV1和INV2
构成的存储单元记录的可能性就越低；为了探测到给定强度的辐射，BN所能允许连接
的被测NMOS晶体管最大数量可通过传统电路仿真或测试方法获得；为了提高探测辐
射的灵敏度，即降低所能探测辐射的强度，可增加图1中各NMOS晶体管和PMOS晶
体管栅极宽长比，以增加各晶体管的电流强度；为了减少电压传感器数量，即增加单
个电压传感器中BN节点所连被测NMOS晶体管数量，也可增加图1中各NMOS晶体
管和PMOS晶体管栅极宽长比，以增加各晶体管的电流强度；图1中各NMOS晶体管
和PMOS晶体管栅极宽长比具体数值也可通过传统电路仿真或测试方法获得；
图2中，反相器INV1由PMOS晶体管P1和NMOS晶体管N1串接而成；反相器
INV2由PMOS晶体管P2和NMOS晶体管N2串接而成；驱动电压为Vdd的反相器INV1
和INV2构成传统的存储单元，节点VP和VPB是存储节点，VP值与VPB值相反；
例如当VP值为1，经反相器INV1反相后，VPB值变成0；VPB值再经反相器INV2
反相后，VP值又为1，这进一步加强VP以前的数值1，从而使得存储单元的存储节点
VP和VPB分别稳定的存储数值1和0；图2中BP连接被测PMOS晶体管的N阱接
触点，N阱接触点一般接Vdd，其值为1，因而BP值也为1；由于BP值为1，PMOS
晶体管P3和P4断开；RST是重置信号，当RST短时设置为1时，晶体管N3导通，
VPB值为0，VP值相应为1；当RST再设置为0时，NMOS晶体管N3断开，由反相
器INV1和INV2构成的存储单元的存储节点VP和VPB分别稳定的存储数值1和0；
当被测PMOS晶体管受到辐射时，它的N阱接触点的电压会瞬时降低，BP的电压也
相应瞬时降低；如果辐射强度足够强，BP电压会降低到使BP值从1变成0，则PMOS
晶体管P3和P4导通，所以VP值从1变成0，VPB值从0变成1，由反相器INV1和
INV2构成的存储单元使存储节点VP和VPB分别稳定的存储数值0和1；待辐射效应
消失后，BP值从0恢复为1，PMOS晶体管P3和P4断开，但由反相器INV1和INV2
构成的存储单元仍然在存储节点VP和VPB分别存储数值0和1；存储节点VP和VPB
分别存储0和1，表示被测PMOS晶体管受到足够强的辐射；为了探测下一次辐射，
可以又短时设置RST为1，将VPB值和VP值分别重置为0和1，然后再设置RST为
0，准备探测下一次辐射；图2中BP可连接多个被测PMOS晶体管的N阱接触点，其
中任何一个PMOS晶体管受到足够强的辐射都可以造成存储节点VP和VPB分别存储
0和1，从而探测到该辐射；BP所连被测PMOS晶体管数量越多，其寄生电容就越大，
被测PMOS晶体受到辐射时，BP电压降低幅度就越低，VP从1变成0和VPB从0变
成1的可能性就越低，因而该辐射被由反相器INV1和INV2构成的存储单元记录的可
能性就越低；为了探测到给定强度的辐射，BP所能允许连接的被测PMOS晶体管最大
数量可通过传统电路仿真或测试方法获得；为了提高探测辐射的灵敏度，即降低所能
探测辐射的强度，可增加图2中各NMOS晶体管和PMOS晶体管栅极宽长比，以增加
各晶体管的电流强度；为了减少电压传感器数量，即增加单个电压传感器中BP节点所
连被测PMOS晶体管数量，也可增加图2中各NMOS晶体管和PMOS晶体管栅极宽
长比，以增加各晶体管的电流强度；图2中各NMOS晶体管和PMOS晶体管栅极宽长
比具体数值也可通过传统电路仿真或测试方法获得；
步骤2：将图1所示电压传感器中BN节点连接被测NMOS晶体管P衬底接触点，
对重置信号RST操作，根据存储节点VN和VNB数值，探测NMOS晶体管是否受到
足够强的辐射；将图2所示电压传感器中BP节点连接被测PMOS晶体管N阱接触点，
对重置信号RST操作，根据存储节点VP和VPB数值，探测PMOS晶体管是否受到
足够强的辐射：其中，
依次进行步骤2.1、步骤2.2、步骤2.3；
在步骤2.1中，将图1所示电压传感器中BN节点连接被测NMOS晶体管P衬底
接触点，将图2所示电压传感器中BP节点连接被测PMOS晶体管N阱接触点；为了
减少电压传感器数量，单个电压传感器中BN节点可连接多个NMOS晶体管，以探测
其中任何一个NMOS晶体管是否受到足够强的辐射；单个电压传感器中BP节点可连
接多个PMOS晶体管，以探测其中任何一个PMOS晶体管是否受到足够强的辐射；为
了探测到给定强度的辐射，图1所示电压传感器中BN节点所能允许连接的被测NMOS
晶体管最大数量和图2所示电压传感器中BP节点所能允许连接的被测PMOS晶体管
最大数量可通过传统电路仿真或测试方法获得；
在步骤2.2中，设置图1中RST值为1，将VNB值和VN值分别重置为1和0；
设置图2中RST值为1，将VPB值和VP值分别重置为0和1；
在步骤2.3中，设置图1中RST值为0，以探测NMOS晶体管受到的辐射；设置
图2中RST值为0，以探测PMOS晶体管受到的辐射；图1中存储节点VN和VNB
分别稳定存储数值1和0，表示被测NMOS晶体管受到足够强的辐射；图2中储节点
VP和VPB分别稳定存储数值0和1，表示被测PMOS晶体管受到足够强的辐射；图1
和图2所示电压传感器所能探测到的最低辐射强度可通过传统电路仿真或测试方法获
得。
为了探测下一次辐射，可重新依次执行步骤2.2、步骤2.3。
本发明具有以下优点：
本发明针对NMOS晶体管和PMOS晶体管提出不同电路结构的电压传感器。本发
明使用一个针对NMOS晶体管的电压传感器连接多个NMOS晶体管的P衬底接触点，
以探测其中任何一个NMOS晶体管是否受到足够强的辐射；使用一个针对PMOS晶体
管的电压传感器连接多个PMOS晶体管的N阱接触点，以探测其中任何一个PMOS晶
体管是否受到足够强的辐射。本发明具有额外面积开销小，辐射探测时间短的优点。
附图说明
图1为本发明的监测NMOS晶体管的电压传感器电路结构示意图。
图2为本发明的监测PMOS晶体管的电压传感器电路结构示意图。
具体实施方式
实施例1
实验中，采用传统标准电路设计方法实现6个无辐射探测能力的基准电路bigkey,
dsip,S38417,S13207.1,S15850.1,S38584.1，然后再用扫描测试方案2[参考文献2]、内
建自测试方案3[参考文献3]、汉明检错码方案4[参考文献4]和本发明分别在这些基准
电路基础上增加辐射探测电路，使之具有辐射探测能力；分别对这些采用不同方案实
现的基准电路随机辐射1000次，测试所得的辐射探测成功次数、辐射探测时间、电路
面积和功耗平均值，测试实验结果如表1所示。表1中的探测时间、面积和功耗经过
了归一化处理，其数值是相对于本发明方案的辐射探测时间、所实现电路面积和功耗
的倍数，表1表明，本发明的辐射探测时间最短，电路面积和功耗最小，而且辐射探
测成功次数高。
表1探测成功次数、探测时间、面积和功耗比较
方案
探测成功次数
探测时间
面积
功耗
本发明的辐射探测方法
1000
1
1
1
扫描测试方法
1000
520.63
1.21
1.24
内建自测试方法
986
106.27
1.10
1.12
汉明检错码方法
1000
1.05
1.37
1.39
。