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1、10申请公布号CN104112472A43申请公布日20141022CN104112472A21申请号201410347225422申请日20140722G11C16/04200601G11C16/0620060171申请人中国人民解放军国防科学技术大学地址410073湖南省长沙市开福区德雅路109号申请人湖南晟芯源微电子科技有限公司72发明人李建成李文晓李聪尚靖王震王宏义谷晓忱郑黎明李浩74专利代理机构北京中济纬天专利代理有限公司11429代理人胡伟华54发明名称兼容标准CMOS工艺的超低功耗差分结构非易失性存储器57摘要本发明公开了一种兼容标准CMOS工艺的超低功耗差分结构非易失性存储器，。
2、解决了不能与标准CMOS工艺兼容问题，采用了差分输出结构，缩小了存储单元结构的面积，包括多个存储单元，每个存储单元包括两个完全相同的模块；每个模块包括控制管、隧穿管、第一读取管、第二读取管和选择管五个晶体管，所有的晶体管均为单多晶硅栅结构和相同厚度的栅氧化层，该存储单元与标准CMOS工艺兼容；本发明降低应用成本，减少技术开发周期，稳定性好，读取速度比较快，可靠性高。51INTCL权利要求书2页说明书7页附图5页19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书7页附图5页10申请公布号CN104112472ACN104112472A1/2页21一种兼容标准CMOS工艺的超低功。
3、耗差分结构非易失性存储器，包括多个存储单元，其特征在于每个存储单元包括两个完全相同的模块A和模块B；每个模块包括控制管、隧穿管、第一读取管、第二读取管和选择管五个晶体管；模块A的控制管MA01的源极A01、漏极A02和第一N阱NT1三端互连构成控制端口ACP；模块B的控制管MB01的源极B01、漏极B02和第四N阱NT4三端互连构成控制端口BCP；模块A的隧穿管MA02的源极A04、漏极A03、第二N阱NT2互连，构成隧穿端口ATP；模块B的隧穿管MB02的源极B04、漏极B03、第二N阱NT2互连，构成隧穿端口BTP；模块A的第一读取管MA03的源极A05与第三N阱NT3互连，构成读取端口A。
4、RP；模块B的第一读取管MB03的源极B05与第三N阱NT3互连，构成读取端口BRP；模块A的隧穿端口ATP与模块B的隧穿端口BTP连接在一起构成存储单元的隧穿端口TP；模块A的读取端口ARP与模块B的读取端口BRP连接在一起构成存储单元的读取端口RP；模块A的第二读取管MA104的源极A08与第一P阱PT1连接在一起，并接接地端GND；模块B的第二读取管MB104的源极B08与第一P阱PT1连接在一起，并接接地端GND；模块A的选择管MA05的漏极A09与模块A的第一读取管MA03的漏极A06和模块A的第二读取管MA04的漏极A07连接，其源极A10连接至模块A的数据输出端ADO，其栅极构成。
5、选择端口SA；模块B的选择管MB05的漏极B09与模块B的第一读取管MB03的漏极B06和模块B的第二读取管MB04的漏极B07连接，其源极B10连接至模块B的数据输出端BDO，其栅极构成选择端口SB；模块A的选择端口SA与模块B的选择端口SB连接在一起构成存储单元的选择端口SELECT；模块A的控制管MA01、隧穿管MA02、第一读取管MA03、第二读取管MA04四管的栅极互连构成封闭的浮栅A_FG；模块B的控制管MB01、隧穿管MB02、第一读取管MB03、第二读取管MB04四管的栅极互连构成封闭的浮栅B_FG。2如权利要求1所述的兼容标准CMOS工艺的超低功耗差分结构非易失性存储器，其特。
6、征在于所述的模块A中的控制管MA01的栅极面积大于隧穿管MA02、第一读取管MA03和第二读取管MA04的栅极面积；模块B中的控制管MB01的栅极面积大于隧穿管MB02、第一读取管MB03和第二读取管MB04的栅极面积。3如权利要求1所述的兼容标准CMOS工艺的超低功耗差分结构非易失性存储器，其特征在于所述每个模块中的控制管、隧穿管、第一读取管为PMOS晶体管，第二读取管为NMOS晶体管，第一读取管与第二读取管互连呈类反相器的结构。4如权利要求3所述的兼容标准CMOS工艺的超低功耗差分结构非易失性存储器，其特征在于所述每个模块中的隧穿管驻留在第二N阱NT2中，第一读取管驻留在第三N阱NT3中，。
7、第二读取管和选择管驻留在第一P阱PT1中；模块A中的控制管MA01驻留在第一N阱NT1中；模块B中的控制管MB01驻留在第四N阱NT4中。5如权利要求1所述的兼容标准CMOS工艺的超低功耗差分结构非易失性存储器，其特征在于每个模块的控制管、隧穿管、第一读取管、第二读取管和选择管五个晶体管均为单层多晶硅栅结构。权利要求书CN104112472A2/2页36如权利要求1所述的兼容标准CMOS工艺的超低功耗差分结构非易失性存储器，其特征在于所述模块A中浮栅A_FG的掺杂类型为第一类掺杂类型；模块B中浮栅B_FG的掺杂类型为第一类掺杂类型。7如权利要求1所述的兼容标准CMOS工艺的超低功耗差分结构非易。
8、失性存储器，其特征在于所述模块A中控制端口ACP、隧穿端口ATP、接地端GND，这三个端口通过电容的耦合作用，将耦合之后的电势叠加形成浮栅A_FG上的电势；模块B中控制端口BCP、隧穿端口BTP、接地端GND，这三个端口通过电容的耦合作用，将耦合之后的电势叠加形成浮栅B_FG上的电势。8如权利要求3所述的兼容标准CMOS工艺的超低功耗差分结构非易失性存储器，其特征在于所述控制管MA01、隧穿管MA02、控制管MB01、隧穿管MB02采用将PMOS晶体管的源极、漏极和阱三端互连构成的MOS电容结构。9如权利要求1所述的兼容标准CMOS工艺的超低功耗差分结构非易失性存储器，其特征在于所述控制管MA。
9、01、隧穿管MA02、控制管MB01、隧穿管MB02采用带有源漏注入的N阱电容结构。10如权利要求1所述的兼容标准CMOS工艺的超低功耗差分结构非易失性存储器，其特征在于所述的存储单元引出的控制端口、隧穿端口、读取端口、选择端口在进行不同的操作时施加不同的电压组合。权利要求书CN104112472A1/7页4兼容标准CMOS工艺的超低功耗差分结构非易失性存储器技术领域0001本发明属于微电子技术领域，涉及半导体集成电路的存储技术，更具体地，是适用于与标准CMOS工艺兼容的超低功耗差分结构非易失性存储器。背景技术0002许多的集成电子器件需要一定量的非易失性存储器。通常非易失性的存储器用作芯片外。
10、部的独立存储体或者用作标签芯片中的存储体，主要是在芯片中在没有电源供电的情况下长时间存储一些控制程序、处理指令或者物品的相关信息等等。0003目前几种通常使用的非挥发性存储器主要有可擦除可编程只读存储器EPROM、电可擦除可编程只读存储器EEPROM和快闪存储器FLASHMEMORY。另外还有铁电存储器FERAM、磁性随机存储器MRAM和相变存储器OUM等近年来出现的新型的非易失性存储器，其研究都已经取得了可喜的进展。但是它们都不能与标准CMOS工艺兼容，通常所需的特殊工艺会增加更多的加工步骤和掩膜数量，造成成本的大幅增加，尤其所使用的非易失性存储器的容量不是太大时，比如使用在无源射频识别标签。
11、芯片中，成本本身就是一个很关键的限制因素。研究低成本、小面积、低功耗、高可靠性的非易失性存储器势在必行。0004为了解决上面论述的几个问题，也有较多的方案提出了能够与标准工艺兼容的存储单元结构，避免了附加的步骤和掩膜层数的增加，且与在CMOS工艺流程下实现的芯片的集成更加方便。但是它们采用的编程、擦除的原理多集中在热电子注入效应和FNFN，FOWLERNORDHEIM隧穿效应。但是应用热电子注入效应需要有相当高的电流，能耗太大，而FN隧穿效应则会占据相当大的面积，这些因素都会影响非易失性存储器的推广应用。发明内容0005本发明的目的是提供一种可以与标准CMOS工艺兼容的超低功耗差分结构非易失性。
12、存储单元结构来解决上述已有技术的不足，它的编程和擦除操作均利用FN隧穿效应，解决功耗高的问题；使用全差分结构，输出差分信号增加其可靠性，并且有助于配合使用差分结构的灵敏放大器，提高读取速度。0006本发明提供的技术方案如下0007一种兼容标准CMOS工艺的超低功耗差分结构非易失性存储器，包括多个存储单元，每个存储单元包括两个完全相同的模块A和模块B；每个模块包括控制管、隧穿管、第一读取管、第二读取管和选择管五个晶体管。0008模块A的控制管MA01的源极A01、漏极A02和第一N阱NT1三端互连构成控制端口ACP；模块B的控制管MB01的源极B01、漏极B02和第四N阱NT4三端互连构成控制端。
13、口BCP；0009模块A的隧穿管MA02的源极A04、漏极A03、第二N阱NT2互连，构成隧穿端口ATP；模块B的隧穿管MB02的源极B04、漏极B03、第二N阱NT2互连，构成隧穿端口BTP；0010模块A的第一读取管MA03的源极A05与第三N阱NT3互连，构成读取端口ARP；说明书CN104112472A2/7页5模块B的第一读取管MB03的源极B05与第三N阱NT3互连，构成读取端口BRP；0011模块A的隧穿端口ATP与模块B的隧穿端口BTP连接在一起构成存储单元的隧穿端口TP；模块A的读取端口ARP与模块B的读取端口BRP连接在一起构成存储单元的读取端口RP；0012模块A的第二读。
14、取管MA104的源极A08与第一P阱PT1连接在一起，并接接地端GND；模块B的第二读取管MB104的源极B08与第一P阱PT1连接在一起，并接接地端GND；0013模块A的选择管MA05的漏极A09与模块A的第一读取管MA03的漏极A06和模块A的第二读取管MA04的漏极A07连接，其源极A10连接至模块A的数据输出端ADO，其栅极构成选择端口SA；0014模块B的选择管MB05的漏极B09与模块B的第一读取管MB03的漏极B06和模块B的第二读取管MB04的漏极B07连接，其源极B10连接至模块B的数据输出端BDO，其栅极构成选择端口SB；0015模块A的选择端口SA与模块B的选择端口SB。
15、连接在一起构成存储单元的选择端口SELECT。0016模块A的控制管MA01、隧穿管MA02、第一读取管MA03、第二读取管MA04四管的栅极互连构成封闭的浮栅A_FG；模块B的控制管MB01、隧穿管MB02、第一读取管MB03、第二读取管MB04四管的栅极互连构成封闭的浮栅B_FG。0017所述的模块A中的控制管MA01的栅极面积大于隧穿管MA02、第一读取管MA03和第二读取管MA04的栅极面积；模块B中的控制管MB01的栅极面积大于隧穿管MB02、第一读取管MB03和第二读取管MB04的栅极面积。0018所述每个模块中的控制管、隧穿管、第一读取管为PMOS晶体管，第二读取管为NMOS晶体。
16、管，第一读取管与第二读取管互连呈类反相器的结构。0019所述每个模块中的隧穿管驻留在第二N阱NT2中，第一读取管驻留在第三N阱NT3中，第二读取管和选择管驻留在第一P阱PT1中；模块A中的控制管MA01驻留在第一N阱NT1中；模块B中的控制管MB01驻留在第四N阱NT4中。0020所述第一N阱、第二N阱、第三N阱和第四N阱之间由浅沟槽隔离，所述第一P阱为目前常用的双阱工艺中采用倒掺杂技术来优化晶体管的电学特性的P阱，一般需要高能量、大剂量的注入，深入外延层大概一微米左右，具体的数据要根据相关的工艺来确定，所述NMOS晶体管均驻留在相同的P阱之中。0021每个模块的控制管、隧穿管、第一读取管、第。
17、二读取管和选择管五个晶体管均为单层多晶硅栅结构。0022所述模块A中浮栅A_FG为N型杂质掺杂；模块B中浮栅B_FG为N型杂质掺杂。0023所述模块A中控制端口ACP、隧穿端口ATP、接地端GND，这三个端口通过电容的耦合作用将耦合之后的电势叠加形成浮栅A_FG上的电势；模块B中控制端口BCP、隧穿端口BTP、接地端GND，这三个端口通过电容的耦合作用将耦合之后的电势叠加形成浮栅B_FG上的电势。0024所述控制管MA01、隧穿管MA02、控制管MB01、隧穿管MB02采用将PMOS晶体管的源极、漏极和阱三端互连构成的MOS电容结构。0025所述控制管MA01、隧穿管MA02、控制管MB01、。
18、隧穿管MB02也可采用N阱电容结构说明书CN104112472A3/7页6或者带有源漏注入的N阱电容结构。0026所述存储单元的所有晶体管均驻留在同一的硅衬底SUB上。0027所述的存储单元引出的控制端口、隧穿端口、读取端口、选择端口在进行不同的操作时施加不同的电压组合。在对存储单元进行写入数据时读取端口RP不需要偏置擦写高电压高于电源电压，因此本存储单元中第一读取管MA03、第二读取管MA04、选择管MA05、第一读取管MB03、第二读取管MB04、选择管MB05都不会承受高压，因此他们的源极和漏极处的PN结就不会承受很高的反偏电压，避免了高压击穿的弊端，并且也避免了高压导致器件的退化的缺陷。
19、。0028采用本发明取可得的技术效果00291本发明是基于现有的标准CMOS工艺提出的，因此在芯片的设计应用中不需要额外添加掩膜和工艺步骤，极大的降低应用成本，并且减少技术开发周期，缩短芯片的上市时间，极其适用于成本控制比较严格的场合。2本发明是一种全差结构，由完全对称的两个模块组成，利于版图的优化，并且在写入数据的时候模块A、模块B两侧总是一边发生擦除时另一边就发生编程过程，增大了两侧浮栅的电势差别，提高数据的可靠性和保持性。3本发明结构的编程和擦除操作均采用FN隧穿效应，避免了采用热电子注入效应导致的功耗过高的缺点。4本发明中浮栅为N型掺杂，极大的提高了隧穿的效果。可以缩短擦写周期，还可以。
20、一定程度的降低编程和擦除时的高电压。5本发明在编程和擦除的过程中避免了在读取端口RP偏置高电压大于电源电压，从而不需要考虑每个器件中第一读取管、第二读取管和选择管的耐高压性能，避免了高压对读取路径上的晶体管造成高压应力退化的弊端，同时也避免了高电压造成静态功耗的增加。6本发明利用反相器的功能使选择管的漏极偏置在电源或者地电压，当读取被选中时，模块A的数据输出端ADO、模块B的数据输出端BDO总是存在一端信号被偏置在接地端GND，另一端信号与电源VDD相接，能够使位线上产生比较明显的电势差或者电流差别，因此这种结构在读取时既可以读取其输出的电压信号，也可以输出其电流信号。7本发明的存储单元是差分。
21、信号的输出，并且输出的差分信号的差别非常大，所以单元的读取速度比较快，可靠性高。8本发明提出了一种带有源漏注入的新型N阱电容结构，此结构电容在偏置高压的情况下可以迅速的达到稳定，有利于提高擦写速度。附图说明0030图1是本发明提出的单个存储单元的结构图；0031图2是本发明提出的存储单元的横截面结构图；0032图3是本发明中每个模块中控制管和遂穿管为MOS电容结构的器件截面示意图和俯视示意图；0033图4是本发明中每个模块中控制管和遂穿管为N阱电容结构的器件截面示意图和俯视示意图；0034图5是本发明中每个模块中控制管和遂穿管为带有源漏注入的N阱电容结构的器件截面示意图和俯视示意图；0035图。
22、6是本发明中每个模块中第一读取管栅极为N型掺杂的俯视图；0036图7是本发明的整体结构示意图。说明书CN104112472A4/7页7具体实施方式0037下面，结合附图和具体实施例对本发明作进一步说明。0038参照图7，本发明由完全相同的存储单元组成，本实例的存储单元为16个，即存储器容量为16比特，但是并不限于16比特，实际的存储容量可以根据需求增加，并且可以利用块存储阵列来增加存储容量。从图7中可以看出，每一行中，所有存储单元的控制端口ACP连接在一起、控制端口BCP连接在一起；所有的选择端口SELECT连接在一起；每一列中，所有的读取端口RP连接在一起；所有隧穿端口TP连接在一起，这样就。
23、构成了整个存储器的结构。0039参照图1，每个存储单元包括模块A、模块B两个完全对称的模块，整个存储单元总共包括10个晶体管，所有的晶体管均为单多晶硅栅结构和相同厚度的栅氧化层，因此该存储单元与标准CMOS工艺兼容。0040模块A的控制管MA01的源极A01、漏极A02和第一N阱NT1三端互连构成控制端口ACP；模块B的控制管MB01的源极B01、漏极B02和第四N阱NT4三端互连构成控制端口BCP；0041模块A的隧穿管MA02的源极A04、漏极A03、第二N阱NT2互连，构成隧穿端口ATP；模块B的隧穿管MB02的源极B04、漏极B03、第二N阱NT2互连，构成隧穿端口BTP；0042模块。
24、A的第一读取管MA03的源极A05与第三N阱NT3互连，构成读取端口ARP；模块B的第一读取管MB03的源极B05与第三N阱NT3互连，构成读取端口BRP；0043模块A的隧穿端口ATP与模块B的隧穿端口BTP连接在一起构成存储单元的隧穿端口TP；模块A的读取端口ARP与模块B的读取端口BRP连接在一起构成存储单元的读取端口RP；0044模块A的第二读取管MA104的源极A08与第一P阱PT1连接在一起，并接接地端GND；模块B的第二读取管MB104的源极B08与第一P阱PT1连接在一起，并接接地端GND；0045模块A的选择管MA05的漏极A09与模块A的第一读取管MA03的漏极A06和模块。
25、A的第二读取管MA04的漏极A07连接，其源极A10连接至模块A的数据输出端ADO，其栅极构成选择端口SA；0046模块B的选择管MB05的漏极B09与模块B的第一读取管MB03的漏极B06和模块B的第二读取管MB04的漏极B07连接，其源极B10连接至模块B的数据输出端BDO，其栅极构成选择端口SB；0047模块A的选择端口SA与模块B的选择端口SB连接在一起构成存储单元的选择端口SELECT。0048模块A的控制管MA01、隧穿管MA02、第一读取管MA03、第二读取管MA04四管的栅极互连构成封闭的浮栅A_FG；模块B的控制管MB01、隧穿管MB02、第一读取管MB03、第二读取管MB0。
26、4四管的栅极互连构成封闭的浮栅B_FG。0049模块A中浮栅A_FG为N型杂质掺杂；模块B中浮栅B_FG为N型杂质掺杂。0050模块A中控制端口ACP、隧穿端口ATP、接地端GND，这三个端口由电容的耦合作用，将耦合之后的电势叠加形成浮栅A_FG上的电势；模块B中控制端口BCP、隧穿端口BTP、接地端GND，这三个端口由电容的耦合作用，将耦合之后的电势叠加形成浮栅B_FG上的电势。说明书CN104112472A5/7页80051所述模块A中浮栅A_FG为N型杂质掺杂；模块B中浮栅B_FG为N型杂质掺杂。0052所述的存储单元中的控制管MA01、MB01和隧穿管MA02、MB02均可以有三种类型。
27、0053类型一如图3所示为标准的PMOS晶体管的源极、漏极和阱三端互连构成的MOS电容结构，图中源极、漏极和N阱接触连接成端口A，栅极作为另外一个端口B，这种结构需要单独的做出阱接触并需要相应的接触孔和金属连线；类型二如图4所示为N阱电容结构，图中N阱接触作为端口C，栅极作为另外一个端口D，这种结构可以免去类型一中的接触孔和金属连线，占用的面积更小；类型三如图5所示的带有源漏注入的N阱电容结构，图中N阱接触与源漏注入用金属连接在一起作为端口F，栅极作为另外一个端口E，这种结构由于在多晶硅栅极周围设有源漏注入，所以在硅衬底中具有足够的电子和空穴供栅氧层电容使用，可以在偏置电压的情况下迅速形成稳定。
28、状态，从而能够提高擦写速度。0054读取管MA03和MB03的栅极掺杂的俯视图，如图6所示，其中的关键参数D的尺寸根据工艺的要求确定，参数D的作用主要是为了保证源漏掺杂过程中的自对准；N_WELL指代N阱区域；ACTIVE指代有源区；SD_DOP指代源漏注入；CONTACT指代接触孔；N_DOP指代栅极进行第一类掺杂类型的区域；POLY指代多晶硅区域。0055本发明的存储器中各个存储单元的导电互连部件为金属材料。0056模块A中的选择管MA05和模块B中的选择管MB05是在读取存储单元中信息的状态时工作的。0057在读取状态时，读取端口会偏置到电源电压，由于模块A和模块B中的浮栅上的电荷量不同。
29、，使由模块A中的第一读取管MA03、模块A中的第二读取管MA04构成的反相器结构与由模块B中的第一读取管MB03、模块B中的第二读取管MB04构成的反相器结构处于相反的输出状态。器件选择管MA05和选择管MB05在SELECT信号的偏置下控制两个反相器输出的数据是否传输到位线BL1和BL0上去。0058在写入状态时，不需要将数据传输到位线，因此将SELECT信号偏置在低电压使选择管MA05、选择管MB05两个晶体管处于关闭状态。0059本发明的存储单元横截面结构图如图2所示。从图2中可以看到，模块A中的控制管MA01放置在第一N阱NT1中；隧穿管MA02与模块B中的隧穿管MB02放置在第二N阱。
30、NT2中；第一读取管MA03与模块B中第一读取管MB03放置在第三N阱NT3中；B模块中的控制管MB01放置在第四N阱NT4中；第二读取管MA04、选择管MA05与模块B中的第二读取管MB04、选择管MB05放置在第一P阱PT1中。在擦除和编程的过程中需要偏置高电压，在本发明中这种高电压只偏置在控制管MA01、遂穿管MA02和控制管MB01、遂穿管MB02这些容性连接的器件上，即高压会存在与这些器件所在的N阱与硅衬底SUB形成的PN结上，而存储单元中的读取端口RP这端最高偏置电压为读取状态时的电源电压，阱与衬底的击穿电压比源漏端的PN结击穿电压高的多，因此本结构的可靠性高，不容易被高压击穿。从。
31、图2中还可以看出控制管的栅极面积要比隧穿管、第一读取管、第二读取管的栅极面积大许多，通常大于5倍，这样可以增大控制端对浮栅电势的电压耦合系数，大大降低将编程和擦除时所需要的高压。各个晶体管具体的尺寸比例根据应用的工艺的不同设计者合理调整。0060表1中列出了本发明所述的存储单元在写“0”、写“1”和读取操作时各个端口偏置电压情况。其中ACP为模块A的控制端口，BCP模块B的控制端口，RP为存储单元的读取端口，TP为存储单元的隧穿端口，SELECT为选择端口，VDD为电路工作的电源电压，其大小说明书CN104112472A6/7页9由设计者在设计芯片时根据所采用的工艺库要求选择，本实施例中的电源。
32、电压VDD15V，VGND为电路工作的地电压0V，VPE为擦除和编程时需要的高于VDD的高电压，本实施例中采用的VPE10V。本发明中规定电子隧穿进入浮栅代表写入数据“1”，电子隧穿离开浮栅代表写入数据“0”。0061表1存储单元操作电压00620063以下给出本发明的操作条件00641、写“0”操作0065写“0”操作就是将浮栅上的电荷经过隧穿效应擦除掉。此时要建立擦除浮栅电荷的条件就需要根据表1所示的电压对各个端口进行偏置。控制端口ACP、读取端口RP均偏置地电压VGND通过电压耦合作用将浮栅上的电势控制在很低的水平，在隧穿端口TP偏置高电压VPE，从而隧穿端口ATP与浮栅A_FG之间建立。
33、了较高的电压降，致使在隧穿管MA02上发生隧穿效应，电荷从浮栅上被擦除，在电子从浮栅上被擦除的过程中，浮栅A_FG上的电位也在慢慢的抬高，最终使浮栅与隧穿端口ATP之间的电压差减小至不足以满足发生隧穿效应的条件，模块A的擦除过程结束。与此同时，模块B中控制端口BCP、隧穿端口TP均偏置了高电压VPE，通过电压耦合作用将浮栅上的电势控制在很高的电位，读取端口为地电压VGND，从而在浮栅与器件第一读取管MB03、第二读取管MB04的硅衬底之间建立了较高的电压降，在相应的栅氧化层上形成很强的电场，触发隧穿效应，电子从衬底隧穿进入浮栅，在电子从进入浮栅的过程中，浮栅B_FG上的电位也在慢慢的降低，最终。
34、使浮栅与第一读取管MB03的N阱之间以及浮栅与第二读取管MB04的P阱的电压差减小至不足以满足发生隧穿效应的条件，模块B的编程过程结束。由于选择管MA05和MB05不参与，因此在选择端口SELECT偏置VGND使它们截止，抑制在写入过程中位线上的电压对存储单元的影响。00662、写“1”操作0067写“1”操作就是使电子经过隧穿效应进入浮栅中。此时要建立擦除浮栅电荷的条件就需要根据表1所示的电压对各个端口进行偏置。模块A中控制端口ACP、隧穿端口TP均偏置了高电压VPE，通过电压耦合作用将浮栅上的电势控制在很高的电位，读取端口为地电压VGND，从而在浮栅与第一读取管MA03所在的N阱之间以及浮。
35、栅与第二读取管MA04所在的P阱之间建立了较高的电压降，在相应的栅氧化层上形成很强的电场，触发隧穿效应，电子从衬底隧穿进入浮栅，在电子从进入浮栅的过程中，浮栅A_FG上的电位也在慢慢的降低，最终使浮栅与第一读取管MA03所在的N阱之间以及浮栅与第二读取管MA04所在的P阱之间的电压差减小至不足以满足发生隧穿效应的条件，模块A的编程过程结束。与此同时，控制端口BCP、读取端口RP均偏置地电压VGND通过电压耦合作用将浮栅上的电势控制在很说明书CN104112472A7/7页10低的水平，在隧穿端口TP偏置高电压VPE，从而在隧穿端口BTP与浮栅B_FG之间建立了较高的电压降，致使在遂穿管MB02。
36、上发生隧穿效应，电荷从浮栅上被擦除，在电子从浮栅上被擦除的过程中，浮栅B_FG上的电位也在慢慢的抬高，最终使浮栅与隧穿端口BTP之间的电压差减小至不足以满足发生隧穿效应的条件，模块B的擦除过程结束。由于选择管MA05和MB05不参与，因此在选择端口SELECT偏置VGND使它们截止，抑制在写入过程中位线上的电压对存储单元的影响。00683、读取操作0069读取操作时不需要高电压，控制端口ACP、控制端口BCP和隧穿端口TP均被偏置在地电压VGND。此时第一读取管MA03、第二读取管MA04作为模块A的读取管，第一读取管MB03、第二读取管MB04作为模块B的读取管，它们的连接方式决定了它们的读。
37、取方式，如图1所示的结构，在读取端口RP偏置电源电压VDD，则第一读取管MA03、第二读取管MA04就构成了模块A中的一个完整的反相器，第一读取管MB03、第二读取管MB04构成了模块B中的一个完整的反相器，浮栅A_FG作为模块A中的反相器的输入端，读取的数据反映在该反相器的输出端。浮栅B_FG作为模块B中的反相器的输入端，读取的数据反映在该反相器的输出端。当此存储单元被选中之后，选择端口SELECT偏置电源电压VDD允许模块A中反相器和模块B中反相器输出的相反的电压信号进入位线BL1和BL0，然后经过灵敏放大器快速读出数据。0070当进行写“0”操作后，浮栅A_FG上电荷被擦除，其自身的电势。
38、较高，从而使第一读取管MA03处于常关闭状态，而第二读取管MA04处于常通状态，则第一读取管MA03、第二读取管MA04组成的反相器为输入高电压的状态，其输出端就会被第二读取管MA04下拉至地电位0V，经过选择管MA05将该信号传递至位线上；浮栅B_FG上电荷经过编程过程而增多，其自身的电势较低，从而使第二读取管MB04处于常关闭状态，而第一读取管MB03处于常通状态，则第一读取管MB03、第二读取管MB04组成的反相器为输入低电压的状态，其输出端就会被第一读取管MB03上拉至电源电位VDD，经过选择管MB05将该信号传递至位线上。两个选择管开启之后，模块A将位线BL1电势拉到了地电位，模块B。
39、将给位线充电，使其电势升高，经过位线BL0的传导，两路差分的信号进入灵敏放大器，快速读取数据“0”。0071当进行写“1”操作后，浮栅A_FG上电荷经过编程过程而增多，其自身的电势较低，从而使第二读取管MA04处于常关闭状态，而第一读取管MA03处于常通状态，则第一读取管MA03、第二读取管MA04组成的反相器为输入低电压的状态，其输出端就会被第一读取管MA03上拉至电源电位VDD，经过选择管MA05将该信号传递至位线上；浮栅B_FG上电荷被擦除，其自身的电势较高，从而使第一读取管MB03处于常关闭状态，而第二读取管MB04处于常通状态，则第一读取管MB03、第二读取管MB04组成的反相器为输。
40、入高电压的状态，其输出端就会被第二读取管MB04下拉至地电位0V，经过选择管MB05将该信号传递至位线上。两个选择管开启之后，模块A将给位线BL1充电，使其电势升高，模块B将位线BL0电势拉到了地电位，经过位线的传导，两路差分的信号进入灵敏放大器，快速读取数据“1”。0072尽管上面是对本发明具体实施方案的完整描述，但是可以采取各种修改、变体和替换方案。这些等同方案和替换方案被包括在本发明的范围内。因此，本发明的范围不应该被限于所描述的实施方案，而是应该由所附权利要求书限定。说明书CN104112472A101/5页11图1图2说明书附图CN104112472A112/5页12图3说明书附图CN104112472A123/5页13图4说明书附图CN104112472A134/5页14图5图6说明书附图CN104112472A145/5页15图7说明书附图CN104112472A15。