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1、10申请公布号CN104123968A43申请公布日20141029CN104123968A21申请号201310516040722申请日20131028102013004553020130424KRG11C29/5620060171申请人爱思开海力士有限公司地址韩国京畿道72发明人金渊郁朴宰范74专利代理机构北京弘权知识产权代理事务所普通合伙11363代理人俞波毋二省54发明名称半导体存储装置以及利用其控制外部电压的方法57摘要一种根据本实施例的半导体存储装置包括外部连接端子，所述外部连接端子被配置成供应外部电压；熔丝单元，所述熔丝单元被配置成执行熔丝断裂操作；以及中断电路单元，所述中断电路。
2、单元被配置成响应于测试信号而判定外部连接端子是否与熔丝单元连接。30优先权数据51INTCL权利要求书1页说明书7页附图3页19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书7页附图3页10申请公布号CN104123968ACN104123968A1/1页21一种半导体存储装置，包括外部连接端子，所述外部连接端子被配置成供应外部电压；熔丝单元，所述熔丝单元被配置成执行熔丝断裂操作；以及中断电路单元，所述中断电路单元被配置成响应于测试信号而判定所述外部连接端子是否与所述熔丝单元连接。2如权利要求1所述的半导体存储装置，其中，所述中断电路单元包括电压泵浦单元，所述电压泵浦单元被配。
3、置成泵浦内部电压以产生泵浦电压；控制单元，所述控制单元被配置成被施加所述泵浦电压，并且响应于所述测试信号而输出所述泵浦电压或者所述内部电压；以及开关单元，所述开关单元被配置成响应于所述泵浦电压或者所述内部电压以判定所述外部连接端子是否与所述熔丝单元连接。3如权利要求2所述的半导体存储装置，其中，所述泵浦电压具有与所述外部电压相同的电压电平，并且具有比所述内部电压高的电压电平。4如权利要求3所述的半导体存储装置，其中，所述控制单元在所述测试信号被禁止时输出所述泵浦电压、并且在所述测试信号被使能时改变所述泵浦电压的电平以输出所述内部电压。5如权利要求4所述的半导体存储装置，其中，所述开关单元在所述。
4、内部电压被输入时将所述外部连接端子与所述熔丝单元连接、并且在所述泵浦电压被输入时将所述外部连接端子与所述熔丝单元断开连接。6如权利要求5所述的半导体存储装置，其中，所述测试信号在执行所述熔丝断裂操作时被使能。7如权利要求5所述的半导体存储装置，其中，所述开关单元是PMOS晶体管。8如权利要求7所述的半导体存储装置，其中，所述PMOS晶体管连接在所述外部连接端子与所述熔丝单元之间，并且具有被施加所述泵浦电压的体端子和被施加所述控制单元的输出电压的栅极端子。9如权利要求7所述的半导体存储装置，其中，所述PMOS晶体管连接在所述外部连接端子和所述熔丝单元之间，并且具有被施加所述泵浦电压的体端子、漏极。
5、端子以及源极端子和被施加所述控制单元的输出电压的栅极端子。10一种半导体存储装置，包括熔丝单元，所述熔丝单元被配置成执行熔丝断裂操作；以及中断电路单元，所述中断电路单元被配置成响应于测试信号而判定所述熔丝单元是否施加有第一电压。权利要求书CN104123968A1/7页3半导体存储装置以及利用其控制外部电压的方法0001相关申请的交叉引用0002本申请要求2013年4月24日向韩国知识产权局提交的申请号为1020130045530的韩国专利申请的优先权，其全部内容通过引用合并于此。技术领域0003各种实施例涉及一种半导体装置，更具体而言，涉及一种半导体存储装置和一种电压电路，所述电压电路用于一。
6、种利用所述半导体存储装置控制外部电压的方法。背景技术0004半导体存储装置被封装成作为产品发布。然而，即使封装的半导体存储装置具有1比特的小缺陷，封装的半导体存储装置也会被视为有缺陷的产品，使得封装的半导体存储装置不能作为产品发布。0005为了修复小缺陷，半导体存储装置包括熔丝以被修复，然后可以作为产品发布。0006利用熔丝的半导体存储装置的缺陷修复操作将高电压从外部施加至半导体存储装置以切断熔丝，由此修复有缺陷的比特。熔丝切断操作被称作为断裂（RUPTURE）操作。0007此外，由于在执行半导体存储装置的断裂操作和测试操作期间，从外部施加的高电压连续地经由外部连接端子施加，所以半导体存储装置。
7、会错误地操作。发明内容0008在本发明的一个实施例中，一种半导体存储装置包括外部连接端子，所述外部连接端子被配置成供应外部电压；熔丝单元，所述熔丝单元被配置成执行熔丝断裂操作；以及中断电路单元，所述中断电路单元被配置成响应于测试信号而判定外部连接端子是否与熔丝单元连接。0009在本发明的一个实施例中，一种半导体存储装置包括熔丝单元，所述熔丝单元被配置成执行熔丝断裂操作；以及中断电路单元，所述中断电路单元被配置成响应于测试信号而判定熔丝单元是否施加有第一电压。0010在本发明的一个实施例中，一种控制外部电压的方法包括以下步骤判定是否执行熔丝断裂操作；当执行熔丝断裂操作时，将外部电压施加至熔丝单元。
8、；以及当不执行熔丝断裂操作时，随着泵浦内部电压，通过将具有与外部电压相同电平的电压提供给中断电路单元来中断外部电压的供应。0011在本发明的一个实施例中，一种半导体存储装置包括外部连接端子，所述外部连接端子被配置成供应比内部电压更高的电压；以及中断电路单元，所述中断电路单元施加有内部电压，并且被配置成响应于测试信号而判定当测试信号被使能或禁止时外部连接端子是否与熔丝单元连接。0012在以下标题为“具体实施方式”的部分描述这些和其它的特点、方面以及实施例。说明书CN104123968A2/7页4附图说明0013结合附图描述本发明的特点、方面和实施例，其中0014图1是根据本发明的一个实施例的半导。
9、体存储装置的示意性框图；0015图2是根据本发明的一个实施例的半导体存储装置的详细框图；0016图3是根据本发明的一个实施例的半导体存储装置的示意性框图；0017图4是根据本发明的一个实施例的半导体存储装置的详细框图；0018图5是描述一种控制根据本发明的一个实施例的半导体存储装置的外部电压的方法的流程图。具体实施方式0019在下文中，将参照附图来更详细地描述优选的实施例。0020图1是根据本发明的一个实施例的半导体存储装置1的示意性框图。0021参见图1，半导体存储装置1可以包括外部连接端子100、熔丝单元200以及中断电路单元300。0022外部连接端子100是可以将半导体存储装置1与外部。
10、电连接的一种电路。外部连接端子100可以将外部电压VEXT供应至半导体存储装置1。0023熔丝单元200可以响应于从外部连接端子100输出的外部电压VEXT而执行断裂操作。熔丝单元200可以是包括多个熔丝的熔丝组阵列。0024通常，用在半导体存储装置1中的熔丝可以被形成为晶体管型熔丝，并且熔丝断裂操作意味着使熔丝栅的绝缘膜断裂的操作。在这种情况下，栅绝缘膜可以由氧化硅膜形成。另外，当氧化硅膜可以被施加高电压时，氧化硅膜由于体端子的电压差而可以具有微裂痕（CRACK），并且可以处于电流可以流动的状态。0025因此，从外部连接端子100供应的外部电压VEXT可以是足以在熔丝栅绝缘膜上引起裂痕的高电。
11、压，并且具有比内部电压VPP更高的电压电平。0026中断电路单元300可以连接在外部连接端子100和熔丝单元200之间。中断电路单元300施加有内部电压VPP，并且响应于测试信号TPG而判定外部连接端子是否与熔丝单元200连接。0027在这种情况下，当半导体存储装置1执行熔丝断裂操作时，测试信号TPG可以被使能，而当半导体存储装置1不执行熔丝断裂操作时，测试信号TPG可以被禁止。0028以下将参照图1来描述半导体存储装置1的操作。0029当测试信号TPG被使能时，中断电路单元300可以将外部连接端子100与熔丝单元200连接，以将外部电压VEXT供应至熔丝单元200。0030接着，当测试信号T。
12、PG被禁止时，中断电路单元300将外部连接端子100与熔丝单元200断开连接。当测试信号TPG被禁止时，中断电路单元300可以泵浦内部电压VPP以升高至与外部电压VEXT相同的电平，由此中断从外部连接端子100输出的外部电压VEXT以防供应至熔丝单元200。0031图2是根据本发明的一个实施例的半导体存储装置1的详细框图。0032参见图2，半导体存储装置1可以包括外部连接端子100、熔丝单元200以及中断电路单元300。说明书CN104123968A3/7页50033中断电路单元300可以包括电压泵浦单元310、控制单元320以及开关单元330。0034外部连接端子100是将半导体存储装置1与。
13、外部电连接的一种电路。外部连接端子100可以将外部电压VEXT供应至半导体存储装置1。0035熔丝单元200可以响应于从外部连接端子100输出的外部电压VEXT而执行熔丝断裂操作。0036电压泵浦单元310可以泵浦内部电压VPP，以产生具有外部电压VEXT的电平的泵浦电压VPG。这里，电压泵浦单元310可以是已知的电荷泵浦电路。0037控制单元320可以施加有泵浦电压VPG，并且响应于测试信号TPG而输出泵浦电压VPG、或者改变泵浦电压VPG的电压电平以输出内部电压VPP。0038这里，控制单元320可以是已知的电压电平转换器。0039当输入使能的测试信号TPG时，控制单元320可以改变泵浦电。
14、压VPG的电压电平来输出内部电压VPP。相反，当输入禁止的测试信号TPG时，控制单元320可以输出泵浦电压VPG。0040开关单元330可以连接在外部连接端子100和熔丝单元200之间，并且响应于泵浦电压VPG和控制单元320的输出电压而判定外部连接端子100是否与熔丝单元200电连接。0041开关单元330可以连接在外部连接端子100和熔丝单元200之间，并且可以是PMOS晶体管，其体端子施加有泵浦电压VPG且栅极端子施加有控制单元320的输出电压。0042当开关单元330施加有内部电压VPP时，开关单元330可以将外部连接端子100与熔丝单元200连接，以将外部电压VEXT供应至熔丝单元2。
15、00。0043当开关单元330施加有泵浦电压VPG时，开关单元330可以将外部连接端子100与熔丝单元200断开连接。0044具体地，当PMOS晶体管施加有内部电压VPP时，PMOS晶体管导通以将其源极和漏极连接。即，当PMOS晶体管施加有泵浦电压VPG或者具有比外部电压VEXT的电平更低的电压电平的内部电压VPP时，PMOS晶体管可以导通以将外部电压VEXT供应至熔丝单元200。0045相反地，当PMOS晶体管施加有泵浦电压VPG时，PMOS晶体管可以关断。即，当PMOS晶体管施加有泵浦电压VPG时，PMOS晶体管的栅极端子、源极端子以及体端子可以具有相同的电压电平。在这种情况下，泵浦电压V。
16、PG可以不超过PMOS晶体管的阈值电压，使得PMOS晶体管关断。因此，当PMOS晶体管施加有泵浦电压VPG时，PMOS晶体管可以关断以中断外部电压VEXT供应至熔丝单元200。0046仅当根据本发明的一个实施的半导体存储装置1执行熔丝断裂操作时，可以将从外部连接端子100输入的外部电压VEXT施加至半导体存储装置1的内部。相反地，当半导体存储装置1不执行熔丝断裂操作时，从外部连接端子100输入的具有高电压电平的外部电压VEXT可以中断，以便不被施加至半导体存储装置1的内部。0047图3是根据本发明的一个实施例的半导体存储装置2。0048参见图3，半导体存储装置2包括外部连接端子100、熔丝单元。
17、200以及中断电路单元3001。0049外部连接端子100是可以将半导体存储装置2与外部电连接的一种电路。外部连接端子100可以将外部电压VEXT供应至半导体存储装置2。说明书CN104123968A4/7页60050熔丝单元200可以响应于从外部连接端子100输出的外部电压VEXT而执行断裂操作。熔丝单元200可以是包括多个熔丝的熔丝组阵列。0051通常，用在半导体存储装置2中的熔丝可以被形成为晶体管型熔丝，并且熔丝断裂操作意味着使熔丝栅的绝缘膜断裂的操作。在这种情况下，栅绝缘膜可以由氧化硅膜形成。另外，当氧化硅膜施加有高电压时，氧化硅膜可以由于体端子之间的电压差而具有微裂痕，并且可以处于电。
18、流可以流动的状态。0052因此，从外部连接端子100供应的外部电压VEXT可以是足以在熔丝栅绝缘膜上产生裂痕的高电压，并且具有比内部电压VPP的电平高的电压电平。0053中断电路单元3001可以连接在外部连接端子100和熔丝单元200之间。中断电路单元300可以施加有内部电压VPP，并且响应于测试信号TPG而判定外部连接端子100是否与熔丝单元200连接。0054在这种情况下，当半导体存储装置2执行熔丝断裂操作时，测试信号TPG可以被使能，而当半导体存储装置2不执行熔丝断裂操作时，测试信号TPG可以被禁止。0055图4是根据本发明的一个实施例的半导体存储装置2的详细框图。0056参见图4，半导。
19、体存储装置2可以包括外部连接端子100、熔丝单元200以及中断电路单元3001。0057中断电路单元3001可以包括电压泵浦单元3101、控制单元3201以及开关单元3301。0058外部连接端子100可以是将半导体存储装置2与外部电连接的一种电路。外部连接端子100可以将外部电压VEXT供应至半导体存储装置2。0059熔丝单元200可以响应于从外部连接端子100输出的外部电压VEXT而执行熔丝断裂操作。0060电压泵浦单元3101可以泵浦内部电压VPP以产生具有外部电压VEXT的电平的泵浦电压VPG。这里，电压泵浦单元3101可以是已知的电荷泵浦电路。0061控制单元3201可以施加有泵浦电。
20、压VPG，并且响应于测试信号TPG而输出泵浦电压VPG、或者改变泵浦电压VPG的电压电平以输出内部电压VPP。0062这里，控制单元320可以是已知的电压电平转换器。0063当输入使能的测试信号TPG时，控制单元3201可以通过改变泵浦电压VPG的电压电平来输出内部电压VPP。相反地，当输入禁止的测试信号TPG时，控制单元3201可以输出泵浦电压VPG。0064开关单元3301可以连接在外部连接端子100和熔丝单元200之间，并且响应于泵浦电压VPG和控制单元320的输出电压而判定外部连接端子100是否与熔丝单元200电连接。0065开关单元3301可以连接在外部连接端子100和熔丝单元200。
21、之间，并且可以是如下的一种PMOS晶体管，其体端子、漏极端子以及源极端子施加有泵浦电压VPG，并且栅极端子施加有控制单元3201的输出电压。0066当开关单元3301施加有内部电压VPP时，开关单元3301可以将外部连接端子100与熔丝单元200连接以将外部电压VEXT供应至熔丝单元200。0067当开关单元3301施加有泵浦电压VPG时，开关单元3301可以将外部连接端子说明书CN104123968A5/7页7100与熔丝单元200断开连接。0068详细地，当PMOS晶体管施加有内部电压VPP时，PMOS晶体管可以导通以将其源极和漏极连接。即，当PMOS晶体管施加有泵浦电压VPG或者具有低于。
22、外部电压VEXT的电压电平的内部电压VPP时，PMOS晶体管可以导通以将外部电压VEXT供应至熔丝单元200。0069相反地，当PMOS晶体管施加有泵浦电压VPG时，PMOS晶体管可以关断。即，当PMOS晶体管施加有泵浦电压VPG时，PMOS晶体管的栅极端子、源极端子、漏极端子以及体端子可以具有相同的电压电平。在这种情况下，泵浦电压VPG可以不超过PMOS晶体管的阈值电压，使得PMOS晶体管关断。因此，当PMOS晶体管施加有泵浦电压VPG时，PMOS晶体管可以关断以中断外部电压VEXT供应至熔丝单元200。0070图5是描述一种控制根据本发明的一个实施例的半导体存储装置的外部电压的方法的流程图。
23、。0071判定是否执行熔丝断裂操作（S101）。当执行熔丝断裂操作（S101，是）时，可以将外部电压VEXT供应至熔丝单元200（S102）。0072当不执行熔丝断裂操作（S101，否）时，可以泵浦内部电压VPP，以将具有与外部电压VEXT相同电平的电压供应至连接在外部连接端子100和熔丝单元200之间的中断电路单元300和3001，以便中断外部电压VEXT供应至熔丝单元200（S103）。0073本领域的技术人员将理解的是，由于在不脱离本发明的精神或本质特点的情况下可以进行各种修改和变化，所以以上提及的实施例不是限制性的，而在各个方面是示例性的。应当解释为本发明的范围通过所附权利要求而不是以。
24、上提及的详细描述来限定，并且由权利要求的意义、范围以及等同形式推断出的全部修改和变化也包括在本发明的范围中。0074通过以上实施例可以看出，本申请提供了以下的技术方案。0075技术方案1一种半导体存储装置，包括0076外部连接端子，所述外部连接端子被配置成供应外部电压；0077熔丝单元，所述熔丝单元被配置成执行熔丝断裂操作；以及0078中断电路单元，所述中断电路单元被配置成响应于测试信号而判定所述外部连接端子是否与所述熔丝单元连接。0079技术方案2如技术方案1所述的半导体存储装置，其中，所述中断电路单元包括0080电压泵浦单元，所述电压泵浦单元被配置成泵浦内部电压以产生泵浦电压；0081控制。
25、单元，所述控制单元被配置成被施加所述泵浦电压，并且响应于所述测试信号而输出所述泵浦电压或者所述内部电压；以及0082开关单元，所述开关单元被配置成响应于所述泵浦电压或者所述内部电压以判定所述外部连接端子是否与所述熔丝单元连接。0083技术方案3如技术方案2所述的半导体存储装置，其中，所述泵浦电压具有与所述外部电压相同的电压电平，并且具有比所述内部电压高的电压电平。0084技术方案4如技术方案3所述的半导体存储装置，其中，所述控制单元在所述测试信号被禁止时输出所述泵浦电压、并且在所述测试信号被使能时改变所述泵浦电压的电平以输出所述内部电压。说明书CN104123968A6/7页80085技术方案。
26、5如技术方案4所述的半导体存储装置，其中，所述开关单元在所述内部电压被输入时将所述外部连接端子与所述熔丝单元连接、并且在所述泵浦电压被输入时将所述外部连接端子与所述熔丝单元断开连接。0086技术方案6如技术方案5所述的半导体存储装置，其中，所述测试信号在执行所述熔丝断裂操作时被使能。0087技术方案7如技术方案5所述的半导体存储装置，其中，所述开关单元是PMOS晶体管。0088技术方案8如技术方案7所述的半导体存储装置，其中，所述PMOS晶体管连接在所述外部连接端子与所述熔丝单元之间，并且具有被施加所述泵浦电压的体端子和被施加所述控制单元的输出电压的栅极端子。0089技术方案9如技术方案7所述。
27、的半导体存储装置，其中，所述PMOS晶体管连接在所述外部连接端子和所述熔丝单元之间，并且具有被施加所述泵浦电压的体端子、漏极端子以及源极端子和被施加所述控制单元的输出电压的栅极端子。0090技术方案10一种半导体存储装置，包括0091熔丝单元，所述熔丝单元被配置成执行熔丝断裂操作；以及0092中断电路单元，所述中断电路单元被配置成响应于测试信号而判定所述熔丝单元是否施加有第一电压。0093技术方案11如技术方案10所述的半导体存储装置，其中，所述第一电压的电平高于第二电压的电平。0094技术方案12如技术方案11所述的半导体存储装置，其中，所述中断电路单元包括0095电压泵浦单元，所述电压泵浦。
28、单元被配置成泵浦所述第二电压以产生泵浦电压，所述泵浦电压具有与所述第一电压相同的电压电平；0096控制单元，所述控制单元被配置成被施加所述泵浦电压，并且响应于所述测试信号而输出所述泵浦电压或者所述内部电压；以及0097开关单元，所述开关单元被配置成响应于所述泵浦电压或者所述第二电压而判定所述熔丝单元是否施加有所述第一电压。0098技术方案13如技术方案12所述的半导体存储装置，其中，所述控制单元在所述测试信号被禁止时输出所述泵浦电压、并且在所述测试信号被使能时改变所述泵浦电压的电平以输出所述第二电压。0099技术方案14如技术方案13所述的半导体存储装置，其中，所述开关单元在所述第二电压被输入。
29、时将所述第一电压供应至所述熔丝单元、并且在所述泵浦电压被输入时中断所述第一电压供应至所述熔丝单元。0100技术方案15如技术方案13所述的半导体存储装置，其中，所述测试信号在执行所述熔丝断裂操作时被使能。0101技术方案16一种控制外部电压的方法，包括以下步骤0102判定是否执行熔丝断裂操作；0103当执行所述熔丝断裂操作时，将所述外部电压供应至熔丝单元；以及0104当不执行所述熔丝断裂操作时，随着泵浦内部电压，通过将具有与所述外部电压说明书CN104123968A7/7页9相同电平的电压提供给中断电路单元来中断所述外部电压的供应。说明书CN104123968A1/3页10图1图2说明书附图CN104123968A102/3页11图3图4说明书附图CN104123968A113/3页12图5说明书附图CN104123968A12。