突发长度识别电路 本发明涉及半导体存储器，尤其涉及用在具有突发模式的同步半导体存储器中的突发长度识别电路。
在现有技术中，具有突发模式的同步半导体存储电路已为人们所熟知。
在现有技术的具有突发模式的半导体存储电路中，如图4所示，模式识别电路100接收包括至少一个行地址选通信号RAS和一个列地址选通信号CAS的各种控制信号，以及内部地址(只是图4中所示的一个地址信号IA11)，并输出各种标有“模式标志”的模式信号。模式识别电路100通过提供给模式识别电路10的复位输入的接通复位信号PON进行初始化。
输入的信号在内部时钟CLK的高电平期间被保存在D-锁存器(未示出)中，其中的内部时钟在预定的时间周期内被通过外部时钟的上升变为高电平。D-锁存器的输出(未示出)被与解码器相连，从而D-锁存器的输出根据所输入信号的组合通过解码器地作用被转换为模式信号。每一个模式信号在下一个内部时钟CLK上升之前被保存在D-锁存器中。
参考图5，其示出了包含在现有技术的具有突发模式的半导体存储电路中的突发长度识别电路的逻辑电路图。图6为突发长度识别电路的解码器部分的真值表，图7为突发长度识别电路的真值表。
所示出的现有技术的突发长度识别电路包括：三个D-锁存器(D-型触发器)1,2及3，由两个输入或非门4，两个输入与非门5，三个输入或非门6，三个输入与非门7及四个反相器9,10,11,12按图中所示方式连接构成的解码器20。D-锁存器(D-型触发器)1,2及3在模式寄存器设定周期内与内部时钟CLK的上升沿同步的锁存地址的最小有效地址位“IA0”,“IA1”，及“IA2”，并保存所存的地址位“IA0”,“IA1”，及“IA2”直到下一个内部时钟的上升沿为止。
解码器20根据地址位“IA0”,“IA1”，及“IA2”的组合选择激发突发长度识别信号。如图7所示以JEDEC限定了对应于键地址信号的突发长度与地址信号间的关系。因此，当所有的地址位“IA0”,“IA1”，及“IA2”都处于高电平时，表示整页突发的突发长度识别信号MDBLF被激发。为了实现图7中所示的真值表，解码器20被构制成可以实现图6中所示的真值表。换句话说，突发长度识别电路的真值表是与包括在突发长度识别电路中的解码器的真值表相同的，因此，在突发长度识别电路中的锁存器给解码器提供与提供到突发长度识别电路的地址信号极性相同的地址信号。
在电源接通时间，D-锁存器及时序电路(未示出)的初始状态是不确定的。因此，D-锁存器及时序电路在电源接通时被接通复位信号PON(内部初始信号)初始化，从而半导体存储电路变为所希望的预定内部状态。
通常的，在一个个人计算机或工作站中，如果将一个电压加到半导体存储电路的一输入/输出脚端，小电流会在该输入/输出脚端内的输入保护电路中流动。通过利用此特征，在电源接通后，当将电压加到存储器总线上时，通过检测流过的微小电流进行总线检查，以便检查存储器总线上是否存在半导体存储器电路。
在具有已有技术突发模式的半导体存储器电路的系统中，在另一方面，如果因为某种原因在电源接通时没有产生接通复位信号，内部状态不被初始化，系统很难回到正常状态。其结果，如果半导体存储器的该输入/输出端脚处于输出数据的状态，那么有大电流流过，因此无法进行总线检查。
尤其是，由于D-锁存器及时序电路的初始状态在电源接通时是不确定的，在电源接通时处于地电位的各种内部节点随着电源电压的升高而增大，每个不同的内部节点最后变为即可以是使内部节点易于转换的低电平也可为高电平，这是因为再生产过程中各电路元件的变化所引起的。其结果，半导体存储电路变为所不希望的内部状态。然而，即使初始化失败，如果由模式识别器错误选择的模式为模式寄存设定模式，更新模式或写模式，那么该输入/输出端脚被置入高阻抗状态，因此，再系统的总线检查时无大电流流过。
另外，即使错误选择模式是读模式，如果突发长度识别电路所选择的突发长度是“1”,“2”,“4”,“8”中的任何一个，在与所指定的突发长度对应的数据与外部时钟同步的输出后，输入/出端脚被置入高阻抗状态。因此，不会产生任何问题。
然而，如果错误选择的模式是读模式，且如果突发长度识别电路所选择的突发长度是整页(整页突发读模式)，输入/输出端被维持在一数据输出状态直到突发停止命令为止，输入一个预充电命令或写命令(不包括CAS等待时间为“3”的情况)。即，由于数据连续的与外部时钟同步的输出，在系统的总线检查时流过大电流。
这里，考虑到突发长度识别电路，包含于其中的全部D-锁存器具有同样的电路结构及形成于同一掩膜图形内。因此，在电源接通时，包含在突发长度识别电路中的所有D-锁存器的输出易于变为即可为高电平也可为低电平的相同逻辑电平。
为了使突发识别电路与键地址信号和图7所示JEDEC中限定的突发长度间的关系想吻合，由于解码器的输入输出关系如图6中所示，当解码器的全部输入处于高电平时，将选择整页作为突发长度。
另外，在此类的个人计算机及工作站的系统中，在电源接通后通过数据的读和写进行存储检验，以便检查存在于存储器总线上的半导体存储器是否工作正常。在具有彼此并联的连接到存储器总线的多个具有突发模式的存储器的高速系统中，是依次对多个半导体存储器进行检验的。在此情况下，不仅被检查的半导体存储器的输出端脚，而且未被检查的半导体存储器的输出端脚都与同一存储器总线相连。因此，如果至少一个半导体存储器的输出端脚为数据输出状态(即，在整页突发模式)(因为半导体存储器在电源接通时未被真正的初始化)，从系统提供的数据被破坏，因此，从系统提供的数据未被正确的写入要被检查的半导体存储器中，其结果是存储器检查结果变为错误。
本发明的目的是提供一种突发长度识别电路，用在带有突发模式的同步存储器中，其可克服上述传统电路的不足。
本发明的另一目的是提供一种用在具有突发模式的同步半导体存储器中的突发长度识别电路，即使当半导体存储器在电源接通时未被真正的初始化，其也不会选择整页的突发长度。
根据本发明的上述及其他目的是由具有突发模式的同步半导体存储器中的突发长度识别电路实现的，其包括：
多个保存装置，其用于寄存和保存相应数目的地址信号；
至少一个反相装置，其接收地址信号中的一个地址信号，并将一
反相的地址信号提供给相应的一个保存装置；及
一个解码装置，其接收多个保存装置的输出，选择的激发由所述
地址信号的逻辑值所确定的一突发长度识别信号，解码装置在多
个保存装置的全部输出都处于同一逻辑电平时激发表示突发长度
(不包括整页)的突发长度识别信号。
在突发长度识别电路的实施例中，多个保存装置保存与时钟信
号同步的各输入信号。具体地说，多个保存装置中的每一个都包
含一个D-型触发器，其连接以接收一个相应输入信号的输入端和
连接以接收该时钟信号的一时钟输入端。
另外解码装置包括多个逻辑电路，用于选择的激发由所述地
址信号的逻辑值所确定的突发长度识别信号，并在全部多个保存
装置的输出都处于同一逻辑电平时激发表示突发长度(不包括整
页)的突发长度识别信号。
在一最佳实施例中，突发长度识别电路接收地址中的三个最小有 效地址信号，多个保存装置包含三个保存装置，用于分别接收三个最 小有效地址信号，其中至少一个反相装置接收三个最小有效地址信号 中的一个以将反相的地址信号输出到相应的一个保存装置。解码装置 接收三个保存装置的输出，并当三个保存装置的输出在电源接通时都 处于同一逻辑电平时激发表示突发长度8的突发长度识别信号。至少 一个反相装置接收三个最小有效地址信号的最大的一个有效地址信 号，并将反相的信号输出到相应的一个保存装置。
在一最佳实施例中，至少一个反相装置包括一个反相器，其接收 三个最小有效地址信号中的一个最大有效地址信号并输出被反相的 地址信号；三个保存装置包括一个具有数据输入端的第一D-型触发 器，连接为用于对应于时钟信号锁存和保存三个最小有效地址信号中 的最小有效地址信号，第二D-型触发器，连接有数据输入端，连接为
用于对应于时钟信号锁存和保存三个最小有效地址信号中的第二最
小有效地址信号，及一第三D-型触发器，其输入端连接为用于对应于
时钟信号锁存和保存反相的地址信号；解码装置包括双-输入NOR电
路，其接收第一D-型触发器的输出和第二触发器的输出用于输出第一
突发长度识别信号，双-输入AND电路，其接收第一D-型触发器的输
出的反相信号和第二D-性触发器的输出用于输出第二突发长度识别
信号，一个三-输入AND-电路，其接收第一D-型触发器的输出，第二
D-型触发器的输出和第三D-型触发器的输出，用于输出第三突发长
度识别信号，及一个三-输入NOR电路，其接收第一D-型触发器的输
出的反相信号，第二D-型触发器的输出的反相信号及第三D-型触发
器的输出，用于输出表示整页的第四突发长度识别信号。
通过下面结合附图的详细说明将对本发明的以上及其他目的和优点有更清楚的了解。
图1为根据本发明具有突发模式的半导体存储器电路中的突发长度识别电路的逻辑电路图；
图2为图1中所示的突发长度识别电路的解码器部分的真值表；
图3为图1中所示的突发长度识别电路的真值表；
图4为现有技术的具有突发模式的半导体存储器电路中的模式识别电路的输入及输出；
图5为现有技术中的具有突发模式的半导体存储器中的突发长度识别电路的逻辑电路图；
图6为图5中所示的突发长度识别电路的解码器部分的真值表；
图7为图5中所示的突发长度识别电路的真值表。
参考图1，其示出了根据本发明的具有整页突发写/读功能的半导体存储器电路中的突发长度识别电路的逻辑电路图。在图1中，与图5中对应的元件用相同的元件表示。
所示出的突发长度识别电路包括：三个D-锁存器(D-型触发器)1,2及3，一反相器8，以及由一两输入端或非门4，一两输入端与非门5，一个三输入端或非门6，一个三输入端与非门7及四个反相器9,10,11,12构成的解码器20按图中所示方式连接。通过比较图1和图5可以看出，所示出的突发长度识别电路与图5中所示的现有技术的突发长度识别电路的结构基本相同，区别在于在接受键地址IA2的锁存器3的输入的前面插入反相器8。
更具体的，所示出的突发长度识别电路接收分别与外部地址的最小有效位“A0”“A1”“A2”对应的内部地址信号“IA0”“IA1”“IA2”。因此，内部地址信号“IA0”“IA1”“IA2”为用于突发长度识别电路的键地址信号，并分别提供给D-锁存器1的数据输入端“D”，D-锁存器2的数据输入端“D”，及反相器8的输入端。反相器8的一输出端与D-锁存器3的数据输入端相连。三个锁存器1,2及3中的每一个的时钟输入端“D”都相连用于接收与外部时钟同步的内部时钟，从而在一模式寄存器设置周期内D-锁存器1,2及3的每一个对应于内部时钟CLK的上升沿锁存输入地址信号，并保持所锁存的地址信号，直到下一个内部时钟CLK的上升沿。三个D-锁存器1,2及3具有相同的电路结构并用相同的掩膜图形构成。
三个D-锁存器1,2及3的输出提供给解码器20。更具体的，D-锁存器1的输出IAOQ与双-输入NOR门4的第一输入端，反相器9的一输入端，及三端-输入NAND门7的第一输入相连。D-锁存器2的输出IAOQ与双-输入NOR门4的第二输入端，两输入端NAND门5的第一输入端，反相器10的一输入端，及三端-输入NAND门7的第二输入相连。D-锁存器3的输出IA2Q与三端-NOR门6的第一输入及三端-输入NAND门7的第三输入相连。反相器9的输出与双-输入NAND门5的第二输入及三端-输入NOR门6的第二输入相连。反相器10的一输出与三端-输入NOR门6的第三输入端相连。
双-输入NOR门4的一输出端输出第一突发长度识别信号MDBL1，其当突发长度为1位时被置入高电平。双-输入NAND门5的输出与反相器11的一输入端相连，反相器11的一输出端输出第二突发长度识别信号MDBL4，其在突发长度为4位时被置入高电平。三端-输入NAND门7的输出与反相器12的一输入端相连，反相器12输出端输出第三突发长度识别信号MDBL8，其在突发长度为8位时被置入高电平。三端输入NOR门6的输出端输出第四突发长度识别信号MDBLF，其在突发长度为整页时被置入高电平。在上述的结构中，双-输入AND电路由双-输入NAND门5和反相器11构成，而三端-输入AND门电路由三端-输入NAND门7和反相器12构成。
参考图2，其示出了接收三个锁存器1,2及3的输出“IA0Q”“IA1Q”及“IA2Q”的解码器20的真值表。
从图2的真值表中可以看出，即使D-锁存器1,2及3的所有输出在电源接通时都处于高电平，只有突发长度识别信号MDBL8被激发，从而选择8位的突发长度。因此，即使存储器在电源接通时被置入读模式，由于选择了除整页以外的突发长度，在对应所选突发长度的数据量被与外部时钟同步输出后，输出端被置入高阻抗状态，从而半导体存储器电路被置入等待接受输入的状态。因此，防止了现有技术中的不足，这是因为在电源接通时不会选择整页的突发长度。
参考图3，其示出了图1中的突发长度识别电路的真值表。通过比较图3和图7可以看出，两者中的真值表相同。因此在不包含电源接通时的情况下，图3中所示的突发长度识别电路与图7所示的现有技术中的具有突发模式的半导体存储器中突发长度识别电路的工作情况类似。因此，在不包括接通电源时状态的情况下，图1所示的突发长度识别电路与现有技术中的具有突发模式的半导体存储器中突发长度识别电路的工作情况类似。
从上可以看出，所示的具有突发模式的半导体存储器的突发长度识别电路的特点在于锁存提供给突发长度识别电路的键地址信号的至少一个D-锁存器被连接用于通过反相器接收相应的键地址信号，这与现有技术中的情况相反，因为在现有技术中，锁存器(触发器)被连接用于输出与外部提供给锁存器的具有相同极性的内部信号。这里，通过反相器可以向相应的锁存器提供两个或更多的被提供给突发长度识别电路的键地址信号，如果提供给突发长度识别电路的所有键地址信号不是通过反相器提供的话。另一方面，由于提供给突发长度识别电路的至少一个键地址信号通过反相器提供给相应的锁存器，接受锁存器输出的解码器被改为具有逻辑结构，其从不改变键地址信号与突发长度识别电路的输出间的关系。在所示的实施例中，图1中所示的解码器的结构与现有技术突发长度识别电路的逻辑电路结构相同，但突发长度识别信号MDBL8和突发长度识别信号MDBLF被交换。因此，所示出的实施例可以在对现有技术做很小改动的情况下实现本发明。
因此，即使突发长度识别电路中的接受键地址信号的所有锁存器在电源接通时输出高电平或低电平，也选择除整页以外的突发长度。相应的，即使根据本发明的具有突发模式的半导体存储电路在电源接通时被置入读模式，也选择除整页以外的突发长度，从而，在与突发长度(最大8位)对应的信息与外部时钟同步的输出后，输出端脚被置入高阻抗状态，因此，半导体存储器电路变为准备接受输入信号的状态。因此，在个人计算机或工作站中不会产生在存储器检验时或在总线检验时的不便。
从上可以看出，根据本发明的具有突发模式的同步半导体存储器电路的特点在于突发长度识别电路具有多个用于保存和锁存相应数目的键地址信号的锁存器，至少一个反相器接收键地址信号中的一个，并将反相的键地址信号提供给相应的一个锁存器，解码器接收多个锁存器的输出用于选择激发其中的一个突发长度识别信号，从而当解码器的所有输入都为高电平或低电平时，解码器激发表示除整页以外的突发长度的突发长度识别信号。
通过此结构，即使在电源接通时错误的选择读模式，也会选择除整页以外的突发长度。相应的，当与突发长度对应的信息在电源接通后被与外部时钟同步的输出时，输出端被置入高阻抗状态，直到进行总线检查为止。因此，即使从系统提供电压，由于输出端处于高阻抗状态，不会流过大电流。因此，在诸如个人计算机或工作站中的电源接通后的总线检查中，不会产生如下的不便，即因为输出端处于连续输出数据的状态，从而有大电流流过。
另外，由于输出端处于高阻抗状态，从系统提供的写数据不会被损坏。因此，在具有多个具有突发模式的同步半导体存储器电路的诸如个人计算机或工作站的高速系统中，其中的多个具有突发模式的同步半导体存储器电路彼此平行的与公共存储总线相连，从系统提供给半导体存储器电路的写数据不会被来自另一个与存储器总线相连的半导体存储器电路的输出数据所破坏，其中的存储器总线与处于检测状态下的半导体电路相连，相应的，防止了在存储器检测时的不便。
已经参考附图对本发明进行了描述。然而，需指出的是，本发明的目的并不是对所述细节的限制，而所做的各种改变都在本发明的范围之内。