振荡电路、升压电路、非易失性存储器件以及半导体装置 【技术领域】
本发明涉及控制例如闪速存储器等非易失性存储器件中使用的升压电路的工作的振荡电路。
背景技术
作为具有能在电学上进行改写的非易失性的存储区域的一种半导体，例如能举出闪速存储器。图4中示出了闪速存储器的具有代表性的存储单元的结构。该存储单元是一种1单元/1位的结构，备有控制栅51、浮置栅52、源53以及漏54。这样构成的晶体管称为浮置栅型场效应晶体管。
另外，图5表示设有多个上述存储单元的存储单元阵列的结构的一部分。如该图所示，存储单元阵列这样构成：多个存储单元沿纵向排列m个、沿横向排列n个，配置成矩阵状。另外，设有m条字线WL1～WLm，共同连接在沿横向排列的存储单元的控制栅51...上，设有n条位线BL1～BLn，共同连接在沿纵向排列存储单元地漏54...上。另外，设有源线SL，共同连接在规定的块中包含的全部存储单元的源53...上。
其次，简单地说明如上构成的存储单元阵列的工作。如下进行向存储单元的写入工作。首先，从所选择的字线WL，将高压(例如12V)加在控制栅51上，同样从所选择的位线BL，将高压(例如7V)加在漏54上。另外，将低压(例如0V)加在源53上，在漏结附近发生的热电子被注入浮置栅52中。从而，向存储单元的写入工作结束。
另一方面，如下进行存储单元的擦除工作。首先，将低压(例如0V)加在控制栅51上，将低压(例如0V)加在漏54上，将高压(例如12V)加在源53上。然后，在浮置栅52与源53之间发生强电场，利用隧道现象，浮置栅内的电子被抽取到源53一侧。从而，对存储单元的擦除工作结束。
另外，如下进行从存储单元的读出工作。首先，将高压(例如5V)加在控制栅51上，同样将低压(例如1V)加在漏54上，将低压(例如0V)加在源53上。然后，用内部的读出放大器放大这时流过的电流的大小，进行数据“1”及“0”的判断。
另外，之所以设定写入时加在漏54上的电压比加在控制栅51上的电压低，是为了竭力防止对未进行写入的存储单元进行寄生的弱写入(软程序)。如上所述，这是为了在一条字线或位线上连接多个存储单元。
这样，为了在可靠性高的状态下进行闪速存储器的写入工作及擦除工作(以下简称改写工作)，需要进行非常复杂的控制。因此，在最近的安装了闪速存储器的半导体装置中，为了使用户在表观上使用方便，多半内置称为状态容限的控制电路，实现自动改写。
闪速存储器除了上述的存储单元阵列以外，还由控制电路、升压电路、写入·擦除电压发生电路、行译码器、以及列译码器等构成。升压电路是使数据写入时工作，发生规定的高压的电路。由该升压电路发生的高压，被写入·擦除电压发生电路变换成写入·擦除工作时必要的电压，通过行译码器输入到存储单元阵列。在由控制电路进行控制的基础上，进行这样的改写工作以及读出工作。
如上所述，一般在用单一的电源进行工作的闪速存储器中，用内置的升压电路发生必要的高压。升压电路备有：振荡电路、抽运单元电路、基准电压发生电路、比较电路以及二极管链路等。
由输出恒定的电压的基准电压发生电路发生的电压以及通过二极管链路使升压电路的输出降压后的电压利用比较电路进行比较，根据该电压值的差分，输出调节振荡电路的振荡频率的偏置信号。振荡电路根据该偏置信号，输出振荡信号，抽运单元电路根据该振荡信号，将电压升高后输出。
图9示出了上述振荡电路的现有例。振荡电路主要由串联连接了奇数级(图9中为9级)的倒相器NOT1～9的环形振荡器构成。假设倒相器的上升时间为Tr，下降时间为Tf，倒相器的级数为2 n+1，则振荡电路的周期能用(2n+1)(Tr+Tf)表示。如果缩短倒相器和连接在该倒相器的下一级上的倒相器的布线，则布线负载引起的延迟时间比倒相器的上升时间及下降时间短，所以能使布线负载引起的振荡周期的离散的影响小。图中的电容器C1～C9是调整振荡频率用的电容器，以便振荡频率不至过快。即，电容器C1～C9具有作为使各电容充放电所需要的时间长短的延迟电路的功能。
作为上述电容器，能举出例如形成了两层的多晶硅(以下简称多晶硅)之间的电容。这样构成的电容器是使栅多晶硅氧化后重叠了多晶硅或金属而成的电容器，精度好，由温度和电压引起的变化小。如果使图中的C1～C9的值比布线的寄生电容大很多(例如0.15pF)，则寄生电容的影响几乎达到能忽视的程度。
振荡电路不工作时，启动信号EN呈低电平，BIAS信号呈高电平。这时，分别插入倒相器NOT1～NOT9的电源线及GND线中的晶体管P1～P9及N1～N9关断，倒相器的各输入或输出变得不定。可是，由于晶体管N11、N12、N14(图中未示出)、N16(图中未示出)、N18(图中未示出)、P13、P15(图中未示出)、P17(图中未示出)、P19导通，所以连接各晶体管的节点的电位被确定。
由振荡电路获得的振荡信号OSC通过倒相器NOT20，输出给抽运单元电路。作为一例，在图9所示的例子中，虽然从倒相器NOT1的输出端取出振荡信号OSC，但如果是构成环形振荡器的倒相器(图9中的NOT1～NOT9)的输出端，则也可以从某一个倒相器的输出端取出。
可是，如上所述，即使使用由温度或电压引起的变化小的电容器，但由于构成环形振荡器的倒相器NOT1～NOT9的晶体管特性的不同，该环形振荡器的振荡频率与电源电压的下降一起下降。另外，由于制造时的晶体管的阈值变化、工作温度的不同，振荡频率也会变化。因此，例如按照最低的电源电压值工作设计的升压电路，在最大的电源电压值时具有必要以上的电流供给能力，产生电源功率的浪费。
作为解决上述问题的现有的技术，有日本国公开专利公报“特开平5-325578号公报(公开日1993年12月10日)”所示的技术。该公报所示的方法由于振荡电路的振荡频率随着电源电压的下降而增大，所以能获得与电源电压无关的电流供给能力。
该公报中记载的电路结构有非易失性存储器本体；与电源电压下降的同时振荡频率升高的振荡电路；以及通过上述振荡电路的驱动，使电源电压升高，发生上述存储单元的写入/擦除时所必要的电压的升压电路。升压电路的电流供给能力虽然有与电源电压的下降一同下降的趋势，但由于驱动它的振荡电路的振荡频率与电源电压下降的同时而升高，所以能抵消该电流供给能力的下降。因此，能实现具有与电源电压无关的电流供给能力的升压电路，写入/擦除时不会产生伴随电源电压的变化的电源功率的浪费。
另外，在日本国公开专利公报“特开平8-190798号公报(公开日1996年7月23日)”中，公开了一种通过安装具有不依赖于制造离散性或温度变化的升压能力的升压电路，不产生改写时的电源功率的浪费的非易失性半导体存储器件。作为电路结构，虽然与上述的特开平5-325578号公报中公开的相同，但振荡电路有特征。该振荡电路中的环形振荡器呈多个倒相电路通过电荷输送用的MOS晶体管互相连接成环形的结构。而且，该MOS晶体管的栅电极连接在其输出电压在与电源电压下降的同时向提高该MOS晶体管的输送能力的方向变化的电压变换用电路的输出端上。
可是，上述这样的两种现有技术都不能避免以下问题。即，作为改写时升压电路必须供给的电流量，有负载电容的充电和DC通路这样两种，但关于负载电容，一旦充电到高电压，就不需要使负载电容充电的电流量了。另外，如上所述，由于改写工作复杂，所以不限于总是发生DC通路，还发生只保持高电位即可的期间。也就是说，升压电路必须供给的电流量变得不是恒定值。关于这一点，在上述的两种现有技术中，由于电路设计得改写时保持必要的最大电流量，所以在必要的电流量也可以少一些的状态下，会发生电源功率的浪费。
如上所述，迄今，在有升压电路的非易失性存储器中，由于改写时的电源电压的变化、制造离散性以及由工作温度引起的升压电路的电流供给能力等发生变化，所以设计得即使在电流供给能力为最低的条件下，也能保证工作。因此，如上所述，在不需要大的电流供给能力的情况下，存在发生电源功率浪费的问题。
另外，为了解决该电流供给能力变化的课题，即使采用上述的特开平5-325578号公报及特开平8-190798号公报这样的结构，在对升压电路要求的电流供给量在改写等一系列工作中变化的情况下，对照所要求的电流供给量的最大值，进行电路设计，会发生电源功率的浪费。
本发明就是为了解决上述的问题而进行的，其目的在于提供一种既能维持伴随升压电路的输出电压升高而振荡频率降低的特性，还不依赖于电源电压、温度、制造离散性中的任意一方的振荡电路、升压电路、非易失性存储器件以及半导体装置。
【发明内容】
为了解决上述的课题，本发明的振荡装置是一种备有多个倒相器被连接成环状的环形振荡器，根据输入的电压值，使输出的信号的振荡频率变化的振荡电路，其特征在于：备有连接在上述各倒相器上的延迟电路，上述延迟电路备有电阻电路，根据该电阻电路的电阻值，设定延迟电路的时间常数。
在上述的结构中，连接在构成环形振荡器的各倒相器上的延迟电路备有电阻电路。这里，首先说明与用电容构成延迟电路的现有的结构的比较。在作为延迟电路插入了电容器的情况下，制造时的离散性、工作温度的变化以及电源电压的变化对电容器的电容值的影响是微小的，因此电容器充放电用的时间影响了构成环形振荡器的倒相器的能力。因此，如现有的结构所示，在用电容构成延迟电路的情况下，不能控制由构成环形振荡器的倒相器的上升时间及下降时间的变化引起的输出信号的振荡频率的离散。
与此不同，如果采用本发明的结构，则延迟电路呈备有电阻电路的结构。电阻电路的电阻值是随工作温度的变化、以及电源电压的变化微小的值，另外，由于制造时的离散性比较小，所以与倒相器的上升时间及下降时间的变化相比，能使电阻电路的延迟时间的变化小。因此，通过使电阻电路的电阻值比较大，来增大振荡周期中电阻电路的延迟时间所占的比例，由此能抑制输出信号的振荡频率的离散。
另外，在将该振荡电路应用于使电压升高的升压电路的情况下，由于能抑制振荡电路的振荡频率的变化很小，所以能使电压上升的变化范围减小。因此，能使电压上升最快时的功耗的峰值大大减小。
其次，说明例如与特开平8-190798号公报中记载的结构的比较。在该现有的结构中，振荡电路被设计得与电源电压下降的同时，振荡频率增大。在该结构的情况下，与电压上升的同时，消耗电流上升，消耗电流一旦达到某一电流值，振荡电路便工作，以便维持该消耗电流值。这里，一旦将负载电容充电到高压，就不需要使负载电容充电的电流量了，所以继续消耗必要以上的电流。即，在该结构的情况下，能降低电压上升时的消耗电流，但如果稳定地流过电流，则存在总消耗电流增大到必要以上的问题。
与此不同，如果采用本发明的结构，由于不进行与电源电压下降的同时振荡频率增大的设计，所以在应用于上述这样的升压电路的情况下，电压达到了规定的值后，消耗电流下降到能维持该电压的程度，所以不会导致稳定的消耗电流的增大。
如上所述，如果采用本发明的结构，则在稳定状态以及电压上升时两种情况下，能降低消耗电流。
另外，本发明的升压电路的特征在于，备有：上述本发明的振荡电路；以及根据从上述振荡电路输出的信号的振荡频率，进行电压的升压工作的抽运单元电路。
在上述的结构中，根据从本发明的上述振荡电路输出的信号的振荡频率，由抽运单元电路进行电压的升压工作。这里，如上所述，如果采用本发明的振荡电路，则能抑制振荡频率的变化很小，所以能使电压上升的变化范围减小。因此，能使电压上升最快时的功耗的峰值大大减小。
另外，如上所述，在电压达到了规定的值后，消耗电流下降到能维持该电压的程度，所以能将稳定的消耗电流抑制得很低。
另外，上述的升压电路与电压的正负无关，有使其绝对值增大的作用。
另外，本发明的非易失性存储器件的特征在于，备有：上述本发明的升压电路；以及能在电学上改写的非易失性存储元件，利用由上述升压电路生成的电压，能进行对上述非易失性存储元件的改写工作。
在上述的结构中，利用由本发明的上述升压电路生成的电压，能进行对非易失性存储元件的改写工作。这里，如上所述，如果采用本发明的升压电路，则在稳定状态以及电压上升时两种情况下，能降低消耗电流，所以能提供收到这样的效果的非易失性存储器件。
另外，本发明的半导体装置的特征在于，备有：控制上述本发明的非易性存储器件和对上述非易失性存储器件的写入、擦除、读出工作的控制部。
在上述结构中，备有控制本发明的非易失性存储器件的工作的控制部。这里，如上所述，如果采用本发明的非易失性存储器件，则在稳定状态以及电压上升时两种情况下，能降低消耗电流，所以能提供消耗电流少的半导体装置。
本发明的其他目的、特征以及优点通过以下的说明就能充分地理解了。另外，在参照附图进行的以下的说明中，本发明的利益变得明白。
【附图说明】
图1是表示本发明的一种实施形态的备有闪速存储器的振荡电路的概略结构的电路图。
图2是表示备有上述闪速存储器的升压电路的概略结构的框图。
图3是表示上述闪速存储器的概略结构的框图。
图4是表示上述闪速存储器的具有代表性的存储单元的结构的电路图。
图5是表示设置了多个上述的存储单元的存储单元阵列的结构的一部分的电路图。
图6是表示备有上述闪速存储器的非接触IC卡的概略结构的框图。
图7(a)是表示作为闪速存储器的字线信号而施加的电压的上升波形的波形图，图7(b)是表示在现有的技术中特开平8-190798号公报中公开的结构的升压电路中的消耗电流的波形图，图7(c)是表示使用了图9所示的振荡电路时的消耗电流的波形的波形图，图7(d)是表示使用了本实施形态中的振荡电路时的消耗电流的波形的波形图。
图8是表示在上述振荡电路中与图1所示的结构不同的结构的简略电路图。
图9是表示现有的振荡电路的概略结构的电路图。
【具体实施方式】
根据图1至图8说明本发明的一种实施形态如下。
图3中示出了本实施形态的闪速存储器的结构。如该图所示，该闪速存储器由闪速宏20构成，与控制电路11连接。闪速宏20备有：升压电路30、写入·擦除电压发生电路21、行译码器22、列译码器23、闪速存储单元阵列24、读出放大器25、地址寄存器26以及输入输出缓冲器27。
控制电路11是读出工作/改写工作时，根据需要，通过控制总线，控制升压电路30、写入·擦除电压发生电路21、行译码器22、列译码器23、读出放大器25、输入输出缓冲器27以及地址寄存器26的电路。
闪速存储单元阵列24的结构与现有的技术中图5所示的存储单元阵列的结构相同，字线与行译码器22连接，位线与列译码器23连接。
升压电路30是数据写入时进行工作，发生高压(例如12V)的电路。写入·擦除电压发生电路21是根据由升压电路30发生的高压(例如12V)，改写工作时发生必要的高压的电路。例如在写入时，利用写入·擦除电压发生电路21内的调节电路(图中未示出)，使从升压电路30输入的电压下降，由此发生加在闪速存储单元的漏上的高压(例如7V)。另外，近年来，随着电源电压的低压化的进展，电源电压能为单一3V的产品已上市。在此情况下，利用升压电路发生读出时所必要的5V。
地址寄存器26是生成指定成为进行改写工作及读出工作的对象的闪速存储单元阵列24内的地址的地址信号的寄存器。输入输出缓冲器27是暂时存储对闪速存储单元阵列24进行改写工作及读出工作时的数据的缓冲器。读出放大器25是将从闪速存储单元阵列24读出的信号放大的电路。
如上所述，本实施形态的闪速存储器能用单一的电源进行工作，用内置的升压电路发生必要的高压。这里，参照图2说明升压电路30的结构。升压电路30备有：振荡电路40、驱动信号发生电路33、抽运单元电路34、基准电压发生电路31、比较电路32以及二极管链路35。
基准电压发生电路31形成几乎不受电源电压、温度、制造离散性影响，输出由恒定的电压值构成的电压V13的结构。该电压V13例如设定为2V。
由该基准电压发生电路31发生的电压V13被输入到比较电路32的一个输入端。另外，通过二极管链路35，使升压电路30的输出V11降压后的电压V12被输入到比较电路32的另一个输入端。然后，比较电路32对V12和V13的电压值进行比较，输出调节振荡电路40的振荡频率的偏置信号BIAS。该偏置信号BIAS的电压随着V12的电压值接近于所希望的输出电压而增大。另外，振荡电路40的振荡频率随着升压电路30的输出电压接近于所希望的输出电压而降低。
振荡电路40根据从比较电路32输出的BIAS，输出振荡信号OSC。另外，驱动信号发生电路33根据从振荡电路40输出的OSC，输出驱动信号PCLK。然后，该PCLK被输入到抽运单元电路34，从而进行电压的升压工作。
另外，升压电路30输出了所希望的电压(例如12V)时，设定二极管链路35中的与比较电路32的连接点，以便上述的V12的电压值与上述的V13成为同一电压。例如，如果使基准电压发生电路30的输出电压为2V，则二极管链路35将二极管形成为6级，从地算起，在第一级和第二级之间与比较电路32连接即可。在这样连接的情况下，V12变为V11的1/6的电压，所以为2V。
另外，在上述的例子中，设想从升压电路30输出的电压为正值，但不限定于此，也可以从升压电路30输出负值电压。在此情况下，例如在二极管链路35中，通过施加规定的正电压来代替GND电压，能输出负值电压。
图1是表示本实施形态的振荡电路40的结构的电路图。振荡电路40主要备有：串联连接了奇数级(在图1所示的例子中为9级)的倒相器NOT1～NOT9的环形振荡器、控制各倒相器NOT1～NOT9的电压用的P沟道晶体管P1～P9及N沟道晶体管N1～N9、启动信号EN用的倒相器NOT0、偏置信号BIAS用的晶体管P0、N0、输出用的倒相器NOT20以及非启动时使内部节点的电压固定的晶体管N11、N12、N14(图中未示出)、N16(图中未示出)、N18(图中未示出)、P13、P15(图中未示出)、P17(图中未示出)、P19。
另外，本实施形态的振荡电路40的特征在于：作为环形振荡器中延迟电路，不是电容器，而是设置电阻R1～R9。该电阻R1～R9分别串联连接在呈串联连接的倒相器NOT1～NOT9的后级侧。例如，电阻R1连接在倒相器NOT1与倒相器NOT2之间，以后，同样地设置电阻R2～R9。另外，后面将说明该电阻R1～R9的作用。
其次，如上所述，说明串联连接了9级的倒相器NOT1～NOT9的环形振荡器。信号EN是该环形振荡器的启动信号，呈高电平(例如Vpp)时启动，呈低电平(例如GND)时关断。另外，上述的Vpp是非易失性存储器件的写入电压，有从外部供给的情况、以及在半导体装置内部升压的情况。
振荡电路40不工作时，启动信号EN呈低电平，偏置信号BIAS呈高电平。这时，被分别插入倒相器NOT1～NOT9的电源线及GND线中的晶体管P1～P9、N1～N9关断，倒相器NOT1～NOT9的各输入或输出变得不定。可是，如果启动信号EN呈低电平，则晶体管N11、N12、P13～P19呈导通状态，所以连接各晶体管的节点的电位被确定。
随着升压电路30的输出电压的上升，BIAS的电位上升，输出电压达到了所希望的电压时，BIAS的电位比P沟道晶体管的关断电压高(例如比Vpp-|Vtp|高)。这时，P沟道晶体管P1～P9呈关断状态，电源不供给倒相器NOT1～NOT9，振荡停止。另外，即使达到了所希望的电压后，如果升压电路30的输出电压的电位下降，BIAS比规定的电压低(例如比Vpp-|Vtp|低)，则再次开始振荡。
其次，说明在BIAS的电位低、振荡频率变为最大的情况下，振荡频率对电源电压、温度、制造离散性的依赖性比现有例低。另外，这样，在BIAS的电位低、振荡频率变为最大的情况下，通常，温度和制造离散性的依赖性变得最显著。
升压电路30的输出电压还不充分高时，振荡频率达到最大，功耗也达到最大。如上所述，这是因为在BIAS的电位低的情况下，P沟道晶体管P1～P9以及N沟道晶体管N1～N9呈导通状态，所以能供给充分的电压，振荡频率也达到最大，反之消耗电流达到最大。
环形振荡器的振荡频率由构成环形振荡器的倒相器的上升时间及下降时间以及被插入倒相器与该倒相器的下一级倒相器之间的延迟电路的延迟时间决定。这里，如果缩短连接图1所示的电阻R1～R9和倒相器NOT1～NOT9的布线，则布线负载产生的延迟时间的影响几乎达到能忽视的程度。该倒相器的上升时间及下降时间虽然随着制造时的离散性、工作温度的变化、以及电源电压的变化而离散性增大(例如约2.7倍)，但如果使制造时的离散、工作温度的变化以及电源电压的变化小的电阻R1～R9的电阻值为比较大的值(例如20kΩ)，则电阻电路的延迟时间在振荡周期中占的比例增大，能减少振荡周期的离散性。
作为构成电阻R1～R9的电阻元件，例如，如果使用构成晶体管的栅用的多晶硅，则由于薄层电阻高(数十～数千Ω/□)，所以能使布局面积小。另外，多晶硅电阻一般说来随工作温度的变化及电源电压的变化微小，能降低工作温度及电源电压对振荡频率的影响。另外，由于多晶硅电阻的制造离散性(例如±10％)也比较小，所以能降低制造离散性对振荡频率的的影响。
其次，说明电阻R1～R9的电阻值的温度系数为负的情况。另外，薄层电阻(例如4.8kΩ/□)，及电阻值(例如20kΩ)的制造离散与上述相同(例如±10％)。在多晶硅电阻的温度系数为负的情况下，随着温度的下降电阻值增大，在振荡频率下降的方向起作用。可是，伴随温度的下降，低温时晶体管的能力提高，抽运单元电路能供给的输出电流也增加，功耗也增大。即，由于振荡频率下降，所以能抵消功耗的增大。这样，即使在多晶硅电阻的温度系数为正的情况下，温度依赖性小，而在温度系数为负的情况下更稳定。
另外，作为多晶硅电阻的特性本身，由于温度系数为负，所以最好使用多晶硅电阻。可是，近年来布线的微细化取得了进展，与其相伴随，多晶硅布线的宽度也变窄了，产生了布线电阻增大的问题。作为使布线电阻下降的方法的一例，有在多晶硅上层叠硅化钛的方法。通过采用该方法，具有降低多晶硅的薄层电阻的效果，但由于层叠金属，所以电阻的温度系数有时变成正的。这样，电阻的温度系数即使变成正的，但如果采用本实施形态的结构，如上所述，就具有改善振荡频率的温度依赖性的效果。
如上所述，由于采用图1所示结构的环形振荡器，所以振荡电路40中的电源电压的变化、温度的变化以及制造离散性产生的振荡频率的变化与以往相比，在同一条件下改善了约37.5％。具体地说，例如在以往，振荡频率的周期在15nsec～40nsec之间变化，变化量为25nsec，但在本实施形态中，变成在30nsec～40nsec之间变化，变化量为10nsec，可知大幅度降低了振荡频率的变化。
另外，由于振荡频率的变化被抑制，所以能将升压电路30以最高速工作时的消耗电流削减最大约60％。例如，以往消耗电流约为160mA，而在本实施形态中，削减到了约90mA。以下，根据图7(a)至图7(d)说明该消耗电流的削减情况。
图7(a)表示写入时作为闪速存储器的字线信号施加的电压的上升波形。图中，用“目标”表示的波形表示成为目标的上升电压波形，实际的电压上升波形在根据制造离散性、电源电压、工作温度，用“最好”表示的波形与用“最差”表示的波形之间变化。该电压变化是由于振荡电路40中的振荡频率变化，致使抽运单元电路34的电压升压性能变化而产生的变化。确定升压电路的电流供给能力，以便满足用“最差”表示的波形。
图7(b)表示在现有的技术中，特开平8-190798号公报中公开的结构的升压电路中的消耗电流波形。在该现有技术中，其电路是为了在改写时保持必要的最大电流量而设计的，与电压上升的同时，消耗电流上升，如果消耗电流达到某一电流值，振荡电路便工作，以便维持该消耗电流值。在此情况下，电压上升时，消耗电流不会上升到必要以上的程度，所以有降低消耗电流的效果，但电压一旦上升后，消耗电流也继续保持同一值。这里，一旦使负载电容充电到高电压，就不需要使负载电容充电的电流量，所以在该结构的情况下，继续消耗必要以上的电流。即，在该结构的情况下，能降低电压上升时的消耗电流，但如果稳定地流过电流，就存在总消耗电流增大到必要以上的问题。
图7(c)表示在现有的技术中，使用了图9所示的振荡电路时的消耗电流的波形。在该结构中，在电压上升快的情况下，消耗电流显著上升(约160mA)，电压稳定在规定的电压后，消耗电流下降，稳定在恒定的消耗电流。另一方面，在电压上升慢的情况下，消耗电流的上升与电压上升快的情况相比，消耗电流值变得相当低(约55mA)，电压稳定在规定的电压后，消耗电流下降，稳定在恒定的消耗电流。
在该图7(c)所示的状态下，与图7(b)所示的状态相比，稳定状态下的消耗电流能被抑制得低一些，所以稳定状态下的总消耗电流降低，另一方面，电压上升时的消耗电流显著增大。即，在采用该结构的情况下，考虑电压上升时消耗电流变为最大的状态，必须设计对闪速存储器的电流供给能力。
具体地说，电压上升时，即使在电压上升的变化中消耗电流变为最大的状态下，必须确保电源，以便闪速存储器以外的结构不会成为引起误工作程度的电压下降。这里，虽然将在后面说明详细情况，但在将该闪速存储器应用于非接独IC卡的情况下，由于非接触IC卡中的电力供给能力是有限的，所以如上所述，如果有时电压上升时功耗显著增大，则非接触IC卡的电源部的设计就变得困难了。另外，换句话说，如上所述，如果有时电压上升时功耗显著增大，则由于对闪速存储器以外的结构供给的电压下降，所以还会有非接触IC卡产生误工作的可能性。
另一方面，图7(d)表示使用了本实施形态中的振荡电路40时的消耗电流的波形。在本实施形态下，如上所述，由于能将振荡电路40中的振荡频率的变化抑制得很小，所以图7(a)所示的电压上升的变化范围变小。在此情况下，电压上升最快时的功耗的峰值与图7(c)相比能变得小得多。具体地说，功耗的峰值约为90mA左右。
即，如果采用本实施形态，则稳定状态下的总消耗电流低，而且电压上升时的消耗电流也能降低。也就是说，如果采用本实施形态的结构，则在稳定状态及电压上升时两种情况下，能降低消耗电流，能消除上述的电力供给能力的问题。
其次，说明在图1所示的结构中，插入作为延迟电路的电阻R1～R9的位置。在图1所示的结构中，成为将电阻串联连接在被串联连接的各倒相器之间的结构。可是，插入该电阻的位置不限定于该例，例如也可以将电阻插入图8所示的位置。在该结构中，将电阻R11～R91插入被连接在倒相器NOT1～NOT9的电源线上的晶体管P1～P9与倒相器NOT1～NOT9之间，将电阻R12～R92插入被连接在倒相器NOT1～NOT9的GND线上的晶体管N1～N9与倒相器NOT1～NOT9之间。
这里，与设置了电阻R1～R9的情况相同，如果使电阻R11～R91及电阻R12～R92的电阻值比布线的寄生电阻值大很多，则几乎能忽视寄生电阻的影响。因此，这时，由寄生电容和电阻R11～R91及R12～R92的电阻值，决定延迟时间。另外，如果使电阻R11～R91及R12～R92的电阻值为比较大的值(例如十几kΩ)，则在电源电压的变化范围内，利用插入的电阻限制电流，延迟时间也大致恒定，能降低电源电压的影响。也就是说，与图1所示的结构相同，能抑制振荡电路40中的电源电压的变化、温度的变化、以及制造离散性引起的振荡频率的变化。
另外，在图8所示的结构中，虽然成为设置了电阻R11～R91及电阻R12～R92两方的结构，但即使只设置任意一方，也具有与上述同样的效果。
另外，如果将电阻插入图8所示的位置，倒相器NOT1～NOT9的上升时间及下降时间比图1所示的结构长，虽然考虑使倒相器NOT20中的贯通电流增加若干，但插入的电阻的电阻值为十几kΩ，所以影响小。
另外，本发明不限定于上述的实施形态。作为非易失性的存储电容，能适用于EEPROM(electrically erasable/programmableread only memory，可电擦除/可编程只读存储器)等改写时需要进行电压升压的电容。此外，在不脱离本发明的要旨的范围内，能进行各种变形后付诸实施。
其次，以下参照图6所示的框图，说明将本实施形态的闪速存储器应用于非接触IC卡的情况。如该图所示，非接触IC卡(半导体装置)由IC组件80和天线67构成。而且，IC组件80备有非接触接口60、调节器65·66、以及CPU芯(控制部)70。
非接触接口60是与外部的读写装置之间进行无线通信及电力供给用的接口部分，有整流电路61、调制电路62、解调电路63以及时钟分离电路64。另外，CPU芯70由上述的控制电路11、作为闪速存储器的闪速宏20、ROM71以及RAM72等构成。
用构成为最适合于供电的天线67，接收从读写装置发送的载波。由天线67中的电磁感应产生的电力利用整流电路61进行整流。利用整流电路61进行了全波整流的作为电源电压的VCC电源被输入到调节器65-66，分别从它们输出电压Vpp及电压Vcc，供给CPU芯70。另外，利用时钟分离电路64，抽出来自整流电路61的载波波形，生成时钟信号。
另外，利用调制电路62及解调电路63，通过振幅调制沿双向进行数据通信。所接收的信号由解调电路63变换成解调信号，被输入到CPU芯70。另外，在CPU芯70中，一旦形成发送信号，该发送信号便被输入到调制电路62，在调制电路62中变换成了适合于发送的信号后，从天线67发送。
在上述构成的非接触IC卡中，进行由电磁感应产生的微弱的电力供给的工作，降低功耗是重要的课题。这里，通过使用本实施形态的闪速存储器作为非接触IC卡中的非易失性存储器件，能降低功耗。因此，通过增加电力供给的容限，能减轻非接触通信的负担，所以能进行更稳定的通信。另外，对于具有上述的非接触型接口、以及利用端子等进行电力供给及通信的接触型接口的作为非接触型/接触型兼用的IC卡的组合IC卡来说，与上述相同，也能应用本实施形态的闪速存储器，不用说也能获得同样的效果。
如上所述，本发明的振荡装置备有将多个倒相器连接成环状的环形振荡器，是使根据所输入的电压值输出的信号的振荡频率变化的振荡电路，备有连接在上述各倒相器上的延迟电路，上述延迟电路备有电阻电路，是一种根据该电阻电路的电阻值设定延迟电路中的时间常数的结构。
另外，本发明的振荡电路也可以这样构成，即在上述的结构中，上述电阻电路被串联连接在对应的倒相器与连接在该倒相器的下一级上的倒相器之间。
如果采用上述的结构，则由于电阻电路设置在串联连接的倒相器之间，所以能有效地抑制对延迟电路中的时间常数影响最大的倒相器之间的布线产生的寄生电阻的离散性。因此，能更有效地抑制输出信号的振荡频率的离散性。
另外，本发明的振荡电路还能这样构成，即在上述的结构中，上述电阻电路被设置在对应的倒相器的电力供给布线及/或接地布线上。
另外，本发明的振荡电路也可以构成得在上述的结构中，上述电阻电路有负温度系数。
在电阻电路的温度系数为负的情况下，电阻值随着温度的下降而增大，沿振荡频率下降的方向起作用。这里，例如在将来自上述振荡电路的输出信号应用于根据该信号的振荡频率进行电压的升压的升压电路的情况下，在进行升压工作的抽运单元电路中，有伴随温度的下降，低温时的晶体管的能力提高的趋势。即，伴随温度的下降，抽运单元电路能供给的输出电流增大，功耗也增大。因此，如果电阻电路的温度系数为负，则由于振荡频率伴随温度的下降而下降，所以能抵消抽运单元电路中的功耗的增大。
另外，本发明的振荡电路也可以构成得在上述的结构中，用多晶硅形成上述电阻电路。
多晶硅由于薄层电阻比较高，所以能使电阻电路的布局面积更小。因此，能谋求减少振荡电路的尺寸，能适用于希望尺寸尽可能地小的便携式装置等中。
另外，多晶硅电阻的温度系数例如比金属布线的薄层电阻的温度系数小，所以能降低工作温度对振荡频率的影响。
另外，多晶硅电阻的制造离散性例如也比金属布线的薄层电阻的制造离散性小，所以能降低制造离散性对振荡频率的影响。
另外，本发明的振荡电路也可以这样构成，即在上述的结构中，用层叠了硅化钛的多晶硅形成上述电阻电路。
层叠了硅化钛的多晶硅与单体多晶硅相比，电阻值变小。因此，为了缩小振荡电路的尺寸，在要求布线微细化的情况下，也能防止电阻电路的电阻值大至必要的值以上。即，如果采用上述的结构，则电阻电路的布线的微细化成为可能，能缩小振荡电路的尺寸。
另外，本发明的升压电路备有：上述本发明的振荡电路；以及根据从上述振荡电路输出的信号的振荡频率，进行电压的升压工作的抽运单元电路。
另外，本发明的非易失性存储器件备有上述本发明的升压电路以及能进行电改写的非易失性存储元件，利用由上述升压电路生成的电压，进行对上述非易失性存储元件的改写工作。
另外，本发明的非易失性存储器件也可以这样构成，即在上述的结构中，上述非易失性存储元件是由多个闪速存储单元构成的闪速存储单元阵列。
在上述的结构中，用闪速存储单元阵列构成非易失性存储元件。在进行写入及擦除工作时，闪速存储单元需要比较高的电压。因此，利用上述这样的升压电路，用单一电源进行工作成为可能，不需要在芯片外部发生非易失性存储器的改写所需要的高压，能减少零部件个数。
另外，本发明的半导体装置备有：上述本发明的非易失性存储器件；以及控制对上述非易失性存储器件的写入、擦除、读出工作的控制部。
另外，本发明的半导体装置也可以这样构成，即在上述的结构中，还备有通过非接触，从外部装置进行电力供给及数据通信的非接触接口。
在上述的结构中，通过非接触，从外部装置进行电力供给及数据通信。这样，在通过非接触进行电力供给的结构的情况下，低功耗化是重要的课题。这里，通过使用本发明的非易失性存储单元，能降低功耗，增大电力供给的容限。因此，由于能降低非接触通信的负担，所以能提供一种能进行更稳定的通信的半导体装置。
在本发明的具体实施方式项中说明的具体的实施形态或实施例只不过是使本发明的技术内容变得明晰的例子，不应该狭义地解释为只限定于这样的具体例，在本发明的宗旨和权利要求的范围内，能进行各种变更并付诸实施。
工业上的可利用性
本发明的振荡电路例如在生成闪速存储器等非易失性存储器件的改写工作时所必需的电压的升压电路是利用输入的信号的频率进行控制的电路的情况下，能用作生成该信号的电路。另外，本发明的非易失性存储器件由于能降低必要的电力供给量，所以能作为电力供给不太稳定的非接触IC卡等存储单元适当地使用。