带有检测缺陷用的强化电路的存储器 本发明涉及到集成电路器件领域，更确切地说是涉及到带有强化存储单元的电路的随机存取存储器。
典型的现有技术静态随机存取存储器(SRAM)包含一个SRAM单元的阵列。每个SRAM单元通常包含一组6个晶体管。此典型SRAM中的6个晶体管排列成一对交叉耦合的倒相器电路和一对传通门。倒相电路的上拉晶体管通常防止SRAM单元中来自SRAM单元的内部数据储存节点放电的漏电流。
通常根据在集成电路管芯上制作半导体和金属互连结构的工艺技术在集成电路管芯上实现这种SRAM。通常，半导体结构包括SRAM中晶体管的扩散区和多晶硅结构。金属互连结构通常提供SRAM中各晶体管和其它器件之间的电互连。
这种集成电路工艺技术一般在每一个SRAM单元中提供一组接触。这些接触包括制作在金属互连结构之间的接触以及制作在SRAM单元的晶体管的扩散区之间的接触。
在这种制造工艺过程中，在集成电路的半导体和金属互连结构中有时会出现缺陷。这种制造缺陷会引起SRAM单元中地接触失效。这种制造缺陷还会引起SRAM单元中单个晶体管的失效。一般是用制造质量测试步骤来检测新制得的集成电路中的这些缺陷。
在典型的制造质量测试步骤中，集成电路被置于专用性很高的集成电路测试台中。这种测试台通常借助于将一个预定数据图形写到SRAM单元，然后立即读SRAM单元以验证所储存的数据图形。若写到SRAM中的数据与从SRAM读出的数据不匹配，则一般认为此集成电路器件有缺陷。
不幸的是，这种测试步骤不能检测引起SRAM单元中数据保存问题的制造缺陷。例如，在内部数据储存节点处带有残次上拉晶体管的SRAM单元只能在短时间内保持所储存的电荷。储存在这种SRAM单元的内部节点处的电荷通常通过SRAM单元的晶体管的扩散区放电。残次的上拉晶体管通常不能维持内部节点处的电荷水平。
用来检测这种数据保存缺陷的一个现有技术的方法是提供一个可使这种残次SRAM单元放电的检测台延迟时间。这一延迟时间通常出现在检测数据图形写到SRAM以及随后的SRAM读出验证之间。
不幸，这种检测延迟大大增加了检测各个集成电路所需的时间。各集成电路检测时间的增加降低了集成电路器件测试台的利用率。通常，若为了检测SRAM单元中的数据保存问题而加入了检测延迟，则在固定时间内检测台只能在较少的器件上执行检测。
因此，为了保持带有这种检测延迟的所需的检测产率，一般须提供附加的集成电路检测台。不幸，这种集成电路检测台极为昂贵。额外的集成电路检测台大大地增加了集成电路器件的总的制造成本。
本发明的一个目的是检测集成电路中的存储单元。
本发明的另一目的是检测集成电路中的SRAM单元并检测SRAM单元中的数据保存缺陷。
本发明的又一目的是在SRAM中提供强化电路(stress circuitry)以检测SRAM单元中的数据保存缺陷。
本发明的另一目的是借助于在SRAM的存取周期中强化SRAM单元而检测SRAM单元中的数据保存缺陷。
本发明的另一目的是借助于在SRAM上执行写、强化和读验证周期而检测集成电路上的SRAM电路。
本发明的这些和其它目的由一个存储电路提供，此存储电路包含带有至少一个连接于一组位线的存储单元的存储单元阵列、一个被连接用于存取存储单元的存取电路、以及一个被连接的用来在存取电路进行存储单元存取过程中利用位线放电而强化存储单元的放电电路。存取电路借助于激活存储单元的字线，同时激活一个控制放电电路的强化信号而在存储单元上执行强化周期。
从附图及下列详细描述中，本发明的其它目的、特点和优点将变得明显。
本发明用举例的方法来加以描述但并不局限于这些附图。在这些附图中，相似的参考号表示相似的元件。
图1示出了一个实施例的一个静态随机存取存储器(SRAM)，它包含一个存取控制电路、一个读出放大器和一个存储单元阵列；
图2示出了一个实施例的一个存储单元，它包含交叉耦合倒相电路和通道门电路；
图3示出了一个实施例的存储单元上的一个强化周期，它显示出强化周期中内部节点处的电压反转；
图4示出了存取控制电路，它包含一个地址译码电路、一个检测寄存器和一组驱动器。
图1示出了一个实施例的一个静态随机存取存储器(SRAM)20。SRAM 20包含一个存取控制电路24、一组读出放大器30-32以及一个存储单元阵列22。存储单元阵列22包含一组存储单元40-48。SRAM20还包含一组下拉晶体管Q8-Q13。
存取控制电路24驱动存储单元阵列22的一组字线60-62。存取控制电路24驱动字线60-62以对存储单元40-48执行读和写操作。
每个字线60-62对应于存储单元阵列22的一行。例如，字线60对应于存储单元阵列22中包含存储单元40-42的那一行。同样，字线61对应于存储单元22中包含存储单元43-45的那一行，而字线62对应于包含存储单元46-48的那一行。
读出放大器30-32连接于存储单元阵列22的位线组70-72。读出放大器30-32在存储单元阵列22的读出操作过程中差分地读出位线70-72上的数据。读出放大器30-32在对存储单元阵列进行写操作的过程中将数据驱动到位线70-72上。
读出放大器30-32执行预充电操作，将位线70-72驱动到高电压电平。位线70-72上的预充电操作提高了随后读与写操作过程中存储单元阵列22的存取速度。
每组位线70-72包含存储单元阵列22相应列的一对位线。例如，位线70连接于存储单元阵列22中含有存储单元40、43和46的一个列。同样，位线71连接于含有存储单元41、44和47的那一列，而位线72连接于含有存储单元42、45和48的那一列。
存取控制电路24能进行存储单元阵列22上的强化检测。强化检测包含存储单元阵列22各单个列上的一系列的写、强化、读周期。一个写、强化、读验证系列以数据图形强化存储单元40-48，而一个随后的写、强化、读验证系列以互补数据图形强化存储单元40-48。互补数据图形确保每个存储单元40-48都以储存的“1”和储存的“0”被强化。
在对存储单元阵列22进行读和写的周期中，强化控制信号29是不激活的。不激活的强化控制信号29保持晶体管Q8-Q13不激活。晶体管Q8-Q13是相对小的器件，且对存储单元阵列22的工作的影响很小。晶体管Q8-Q13的尺寸与各存储单元40-48中的倒相电路晶体管的尺寸基本相同。由于大量存储单元连接于各组位线70-72，故比起晶体管Q8-Q13来，位线70-72的电容是相当大的。
在对SRAM20进行写的周期中，存取控制电路24接收地址总线26上的一个写地址，且读出放大器30-32接收一组数据线50-52上的数据。每个读出放大器30-32接收相应数据线50-52上的一个数据位。例如，读出放大器30接收数据线50上的一个数据位，读出放大器31接收数据线51上的一个数据位，而读出放大器32接收数据线52上的一个数据位。
读出放大器30-32将接收到的写数据驱动到位线70-72。存取控制电路24根据写操作过程中在地址总线26上接收到的写地址，驱动字线60-62中的一个。被激活的字线60-62确定存储单元阵列22中用数据总线58上接收到的数据来写的行。
在SRAM 20的读出周期中，存取控制电路24接收地址总线26上的读地址。存取控制电路24对接收到的读地址进行译码，并驱动适当的字线60-62。被激活的字线60-62使存储单元阵列22的相应行将数据驱动到位线70-72。读出放大器30-32各检测相应位线70-72上的一个电压差异并放大此电压差异。读出放大器30-32然后将从存储单元阵列22读得的数据驱动到数据线50-52上。
在SRAM 20上的强化周期中，存取控制电路24接收地址总线26上的一个强化地址。存取控制电路24对接收到的强化地址进行译码，并驱动适当的字线60-62。存取控制电路24借助于激活强化控制信号29而在存储单元阵列22中的选定行上引起一个强化周期。强化控制信号29使下拉晶体管Q8-Q13开启。晶体管Q8-Q13将位线70-72上的电压电平下拉。位线70-72上的低电压强化存储单元阵列22的选定行中的存储单元的电荷储存容量。
图2示出了一个实施例的存储单元44。存储单元40-43以及45-48基本相似于存储单元44。存储单元44包含一组晶体管Q1-Q6。晶体管Q1-Q4被安排成交叉耦合倒相电路。
位线71包含一个位线(BL)80和一个反相位线(BL#)82。晶体管Q5是耦合内部节点N1和位线80之间的电荷的通道门。晶体管Q5通过字线6 1被激活。晶体管Q6是耦合内部节点N2和位线82之间的电荷的通道门。晶体管Q6通过字线61被激活。
还示出了一组接触C1-C10。接触C1-C10表示各晶体管扩散区之间的接触以及含有SRAM 20的集成电路管芯的金属互连结构之间的接触。
在存储单元44的强化周期中，存取控制电路24激活强化控制信号29。被激活的强化控制信号29使晶体管Q10和Q11开启。晶体管Q10和Q11将位线80和82上的电压下拉。存取控制电路24在存储单元44的强化周期中还激活字线61。被激活的字线61使晶体管Q5和Q6开启。
假设在存储单元44的强化周期开始时，“1”(高电压电平)储存在内部节点N1处。同时假设存储单元44是一个完好的SRAM单元。被激活的晶体管Q10使位线80上的电压下拉且被激活的晶体管Q5试图使内部节点N1处的电压下拉。但上拉晶体管Q1可使内部节点N1通过晶体管Q5渗透电流并保持相对于位线80较高的电压。
现假设在存储单元44的强化周期开始时，“1”储存于内部节点N1处且接触C2为残次或晶体管Q1为残次。被激活的晶体管Q10和Q11分别使位线80和82上的电压下拉。被激活的字线61使通道门晶体管Q5和Q6开启。晶体管Q5导通并使内部节点N1处的电压下拉。内部节点N1处的电压跟随位线80上正在下降的电压。内部节点N1上下降的电压使晶体管Q4的电流驱动能力下降。晶体管Q4的下降了的电流驱动能力导致内部节点N2处的电压上升而不是保持正常的低电平电压。
当内部节点N2处的电压达到晶体管的阈值电压(Vtn)时，晶体管Q3开启并开始导通。导通的晶体管Q3进一步降低内部节点N1处的电压。没有上拉晶体管Q1有效地工作，内部节点N1处的电压最终使存储单元44翻转。
之后，在存储单元44的读出验证周期中，从原先写有1的存储单元44读出零。
若接触C1或接触C8残次，则在存储单元44中出现对称的失效。在这种条件下，存储单元44上的强化周期将内部节点N1和N2处的电压拉至低电压电平。在存储单元44上的随后读出验证周期中，内部节点N1和N2都具有高电压电平。结果，读出放大器31在读出验证周期中在位线80及82上都检测到高电压电平。
对于一个实施例，读出放大器31含有一个在读自存储单元44的数据上提供滞后的内部锁存器。在这种条件下，若内部节点N1和N2都具有高电压电平，则读出验证操作返回与存储单元阵列22上先前读出周期相同的数据。因此，借助于倒转存储单元44上的关于写、强化、读出验证周期顺序的数据图形就可检测出这种对称失效。
对于另一个实施例，读出放大器31不包含内部锁存器。但读出放大器30-32通常稍许不平衡。因此，若存储单元44被储存在内部节点N1处的零强化再被储存在内部节点N1处的1强化，则读出放大器31在其中一种状态下检测出失效。
图3示出了存储单元44上的一个强化周期。示出了存储单元44的字线61上的存取脉冲。开始时，内部节点N1具有高电压电平而内部节点N2具有低电压电平。示出了强化周期中内部节点N1和N2处的电压反转。还示出了对存储单元44进行正常读出周期时在内部节点N2处的电压。
图4示出了一个实施例的存取控制电路24。存取电路24包含一个地址译码电路100、一个检测寄存器102和一组驱动器110-113。
地址译码电路100接收地址总线26上的地址。地址译码电路100对接收到的地址进行译码并通过驱动器110-112认定适当的字线60-62。借助于经由时间信号线28提供的时间脉冲，使被激活的字线60-62同步。
检测寄存器102的内容在存储单元阵列22的强化周期和存储单元阵列22的正常读或写存取周期之间选择。若强化周期被选择，则检测寄存器102产生一个强化控制信号106。此强化控制信号106用时间信号线28上的时间脉冲来选通以将强化控制信号28提供给下拉晶体管Q8-Q13。
参照特别举出的实施例在上述说明书中已对本发明作了描述。但显然，可对其作各种修改和改变而不超越所附权利要求所提出的本发明的更广的构思和范围。因而本说明书和附图应认为是示例性的而非限制性的。