半导体存储器件 本发明是申请日为94年6月1日、申请号为94106214.7、发明名称为“半导体非易失性存储器件”的发明专利申请的分案申请。
本发明涉及到一种电可擦除及可编程半导体存储器件，其中程序的继续、暂停及再编程的程序验证能够在存储器件中自动得到检测和控制，从而有可能高速地进行再编程操作和程序验证操作并使器件本身小型化。
与非式电可擦除的可编程只读存储器系统的再编程电路结构迄今已在1992年VLSI电路研讨会论文摘要第20-21页提出，它是作为一种对连接到同一字线的多个非易失性半导体存储元件(存储单元)控制栅的数据同时进行电再编程的方法而提出的。图22、23和24解释了上述的常规例子。
图22示出了常规的与非式电可擦除的可编程只读存储器的再编程电路结构。读写电路的两个门输入端通过验证电路连接到不同存储器阵列的数据线BLai和BLbi。该读写电路由触发器组成，在程序验证操作时起微分读出电路的作用，而在编程操作时起数据锁存电路的作用。
当数据同时装入字线上多个存储单元时，各存储单元的阈值电压须设置在某一预定的正电压范围内。这样，在执行编程操作之后即读出字线上各存储单元的阈值电压(验证操作)，从而确定阈值电压是否落在为全部被编程的存储单元所预定的正电压范围之中。当阈值电压在此范围之外时，编程操作重复进行，直至阈值电压处于预定范围。
在与非式可擦除的可编程只读存储器中，存储单元地阈值电压可由擦除操作而呈低电压状态(负的阈值电压)，也可由编程操作而呈高电压状态(正的阈值电压)。所谓完成编程操作就是对选定的字线加18伏电压、对相应于要编程的存储单元的数据线(选定的)加0伏电压、而对相应于不进行编程的存储单元的数据线(非选定的)加8伏电压。此外，装入的数据保持在读写电路的锁存器中，而未选定的数据线所用的8伏电压靠将读写由路的端由压Vrω增压到8伏来获得。
在完成上述编程之后，利用验证电路来进行程序验证。图23示出了程序验证操作时的一个信号同步波形图。当选定存储单元阵列(a)边上的一个单元时，位线BLai电压被Φpa预充电到电压Va=(3/5)Vcc，即1.8伏。另一方面，位线BLbi的空位线(dummybit lines)的电压被φpb预充电到Vb=(1/2)Vcc，即1.5伏(t1到t2)。
位线预充电之后，选定字线(CG)的电压降低到程序验证电压0.6伏，而Vcc加于未选定的字线(CG)。若被选定存储单元的阈值电压处于0.6伏或更低，在被选定的存储单元中就有电流流过，而且位线电压呈1.5伏或更低。另一方面，当存储单元的阈值电压高于0.6伏时，就没有电流，且位线电压维持在1.8伏的预充电电压(t2到t3)。
所有字线(CG)都成为未选定状态之后，验证电路信号Φav呈激活状态(Vcc)。当读写电路的锁存数据呈”1”(电压值为OV)时，MOS晶体管T1关断，位线BLai的电压保持在Φav成为激活状态之前的电平。另一方面，当锁存器数据呈“0”(电压值为Vcc)时，MOS晶体管T1导通，位线BLai的电压呈1.5伏或更高(t3到t4)。
当验证电路信号Φav变低时(Vss)，读写电路进入平衡态(Φp高，Φn低，Φe高)，此后由于验证电路信号Φa和Φb的激活而起数据保持电路的作用(t4及其以后)。
位线BLai的电压由开型位线结构读出，且其编程之后读出的(程序验证)数据被再编程为读写电路的锁存器数据。图24给出了编程数据、再编程数据和存储单元数据之间的关系。
为防止存储单元重复编程，当某一存储单元加有“1”(锁存器数据电压为OV)编程且存储单元的阈值电压在程序验证操作中达到0.6伏或更高时，应使锁存器数据电压为Vcc，即“0”编程。
在前述现有技术中，对再编程扇区的每一位都进行了编程和程序验控制。然而，由于未曾探测和确定所有已被选定要编程的各个位是否已完成了编程，因而无法确定编程和程序验证的中止。因此，在现有技术中用自备定时器设定了足够的编程时间，而且在设定的编程时间内，使编程操作和程序验证操作重复进行。这就要求相对于将数据装入存储单元所需的编程时间来说，要设定一个包含余量的重复编程时间。
而且，对编程中止的探测和确定操作是由位于半导体非易失性存储器件之外的系统(例如，自动控制照像系统之类的手提系统、手提译码器以及袖珍计算机)中的CPU来执行，这就要求半导体非易失性存储器件和系统之间的总线一直要保持相互连接，以便将半导体非易失性存储器中的存储单元数据传输到CP。于是出现下述问题，即在装入数据的时候，CPU被半导体非易失性存储器件的再编程控制所占据。
本发明的第一个目的是解决上述问题并提供一种能够对区段信息执行电编程和擦除的半导体存储器件，同时又能保持半导体存储器件与系统之间的总线分离。
再者，上述现有技术只在下列情况下才有效：(1)在编程操作完成擦除之后，存储单元的阈值电压选择性地从低电压状态进入高电压状态以及(2)选定编程的漏极线加有0伏电压而未选定的漏线极加有正电压，如图19中a所示。然而，当(1)在编程操作完成擦除之后，存储单元的阈值电压选择性地从高电压状态进入低电压状态，以及(2)编程时选定编程的漏极线加有正电压而未选定的漏极线加有0伏电压时(如图19b所示)，则不可能控制存储单元编程的继续和中止。
其理由将参照图20来解释。图20画出了在编程和程序验证过程中，字线上存储单元的状态。
假设连接于数据线b1和b2的存储单元的阈值电压为高电压状态而连接于数据线b3和b4的存储单元的阈值电压为低电压状态。希望将其装入相应存储单元的那些数据示为初始装入数据。现在由于连接于数据线b2的存储单元具有高的阈值电压，因此要求进一步重复编程。由于数据线b4的存储单元具有低的阈值电压，下一次之后的编程操作就被中止。
在常规的验证系统中，所有的数据线都被预充电而不管数据保持电路(相当于图22所示的读写电路)的锁存器数据如何。于是，当读电压加到字线上时，低阈值电压存储单元的数据线b3和b4电压变为0伏。由于数据保持电路的锁存器数据采用这种数据线状态重装入，之后依据锁存器数据使数据线充电，因此，数据线b2和b4以及保持预充电压的数据线b1由于数据保持电路的初始装入数据而呈3伏。于是，再装入数据就和希望中止再编程线b4及希望保持初始装入数据0伏线b1的数据不同。亦即，不可能将常规验证系统用于图19b所示的存储系统。
本发明的第二个目的是对每一数据线确定其编程和程序验证过程的继续和中止，以及确定下列事实：当通过编程操作使半导体非易失性存储元件(存储单元)的编程阈值电压选择性地从擦除后的高电压状态进入低电压状态，且选定的漏极线在编程时呈正电压而未选定的漏极线呈0伏电压时，变为编程目标的所有存储单元的编程都在半导体非易失性存储器件内部就完成了。
为达到上述目的，本发明提供了下述结构的一种半导体存储器件，包括第一数据线(D1)；与所述第一数据线平行设置的第二数据线(d1)；多根与所述第一和第二数据线都交叉的字线(W1-Wn)；多个设置在所述第一数据线、第二数据线和所述多根字线的所需交叉点上的存储单元；输出端连接到所述第一数据线和第二数据线的第一读出放大器(SAC)和第二读出放大器(SAC)；连接到所述第一读放大器输出端的第一共公数据线(CD)；以及连接到所述第二读出放大器输出端的第二公共数据线(CD)，其中，所述多个存储单元设置在所述第一读出放大器和所述第二读出放大器之间，且所述多个存储单元也设置在所述第一公共数据线和所述第二公共数据线之间。
在本发明的半导体非易失性存储器件中，至少有一个字线被行地址译码器选定并加以正电压，从而对控制栅连接至该字线的多个存储单元同时执行电擦除。而且，在待装入存储单元的数据被传输到各数据线提供的数据保持电路之后，由行地址译码器将负电压加到选定的字线，并根据数据保持电路中的数据，将电压加到数据线，从而执行编程操作。亦即，作为一个整体，可以对具有上述字线的区段集中地进行电擦除和编程。上述编程操作之后，借助于通过预充电电路根据数据保持电路中的数据选择性地对这些数据线加电压的方法，同时对区段中的各存储单元进行状态读出的操作(集中验证)，并在上述验证之后，用状态探测电路同时探测与该区段中各个存储单元相应的数据保持电路中的数据(状态探测操作)。编程操作、集中验证操作和状态探测操作一直进行到存储单元装入完成为止。
图1是本发明的方框图；
图2是本发明半导体非易失性存储器件一个实施例的电路图；
图3是说明本发明的一个内部地址缓冲器电路实例的示意图；
图4为说明本发明的一个内部地址自动发生电路实例的图；
图5示出了本发明的一个输入-输出缓冲器电路实例的示意图；
图6是本发明的第一再编程电路的方框图；
图7示出了本发明的编程和程序验证操作定时波形；
图8示出了本发明的读出操作同步波形；
图9示出了本发明的擦除和擦除验证操作的定时波形；
图10是本发明第二再编程电路的方框图；
图11是本发明与非式电可擦除的可编程只读存储器再编程电路的方框图；
图12是本发明第二存储器阵列的电路图；
图13是本发明第三存储器阵列的电路图；
图14是本发明第二底板(mat)的方框图；
图15是本发明第三底板的方框图；
图16是本发明第四底板的方框图；
图17是本发明第五底板的方框图；
图18是本发明第六底板的方框图；
图19是编程操作和编程技术定义解释表；
图20是用本发明的编程定义对验证系统进行解释的简图；
图21是用本发明的编程定义对预充电系统进行解释的简图；
图22是常规的与非式电可擦除的可编程只读存储器再编程电路的方框图；
图23示出了常规的与非式电可擦除的可编程只读存储器的定时波形图；以及
图24是常规的与非式电可擦除的可编程只读存储器单元数据和装入数据的解释表。
图1示出了本发明半导体非易失性存储器件一个实施例的电路方框图。非易失性存储单元M1、M2、M4和M5是熟知的可同时电擦除的非易失性存储单元(高速闪电式存储单元)。存储单元M1和M4的控制栅电极连接于字线W1，而存储单元M2和M5的控制栅电极连接于字线W2。字线W1和W2连接到行译码器XDCR。存储单元M1和M2的漏极连接到数据线D1，而存储单元M4和M5的漏极连接到数据线D2。控制数据线电压用的预充电控制电路PCC、具有数据读出功能和起数据保持电路作用的读出入大器电路SAC以及用于确定数据保持电路状态的存储单元状态探测电路ALLC连接到各数据线D1和D2，并且将列选通门Q4和Q5接于其上。各数据线D1和D2分别连接到数据线放电选通门Q1和Q2。存储单元M1至M5的源极连接到公共源线S并接地(衬底电压Vss)。
预充电控制电路PCC由一个至少以一个预充电信号作为栅输入的MOSFET和一个以读出放大器电路SAC的终端信号作为栅输入的MOSFET以及诸如此类的器件组成。
上述存储单元并不是特别限定的，它可以是一种类似于可擦除、可编程只读存储器(EPROM)存储单元的结构。然而，其再编程方法在这一点不同于使用紫外线的常规EPROM，即利用浮栅和衬底之间、与数据线耦合的各漏极之间或与源极线耦合的源极之间的隧道现象，或对控制栅和漏极加高压以产生热电子注入的方法来进行再编程。图19b示出了存储单元编程操作的定义。把使存储单元的阈值电压高于热平衡态的操作定义为擦除操作，而把使阈值电压降低到接近热平衡态的操作定义为编程操作。
在擦除操作中，选择性地将正高压加于字线。漏极电压、源极电压及沟道电压设定为衬底电压Vss。在一个被擦除了的存储单元中，电子积累在其浮栅中，因而即使在读操作中字线和漏极线被选定了，也没有电流在存储单元流动(“0”状态)。
在编程操作中，(1)在被擦除之后，存储单元阈值电压选择性地从高电压态进入低电压态。为此目的，(2)在编程时存储单元的漏极电压(即数据线电压)，对选定的存储单元设置为正电压，对非选定的存储单元设置为0伏。
当装入的数据被取入器件时，列地址译码器YDCR处于工作状态，自外部终端来的数据被装入读出放大电路SAC。也可以部分地再编程，其时数据暂存于读出放大器电路SAC，只对存储单元中必须的信息自器件的外部进行再编程。
在编程操作时，编程是利用取入到读出放大器电路SAC中的数据来执行的。相应于要进行编程的存储单元的读出放大器电路SAC中的数据维持正电压，而读出放大器电路SAC中的未编程的数据取衬底电压Vss。编程换作的执行(“1”状态)是借助于：将对应于要编程区段的字线电压选择性地设定为负电压，由于浮栅和漏极之间的电压差而选择性地出现隧道现象，将积累在浮栅的电子拉向漏极侧(“1”状态)。
图21示出了编程时存储单元和数据线的状态。假设：连接于数据线b2和b4的存储单元的阈值电压为高电压，而连接于数据线b3和b4的存储单元的阈值电压为低电压。此外，装入到存储单元的数据表示为初始装入数据。在装入之后的验证过程中，借助于预充电电路PCC，根据初始装入数据对数据线(b2和b4)进行预充电。然后在选取字线之后，只将b4的数据线电压从3V伏降到0伏，而b2由于存储单元阈值电压为高电压而保持在3伏，结果，只有b2的读出锁存电路中重装的数据才保持在3伏。
程序验证之后，用状态探测电路ALLC来探测存储单元的状态。若至少一个由连接于各数据线的读出放大器电路SAC锁存的数据具有信息指定编程(3V)的状态，编程操作再次重复。当存储单元状态探测操作中读出放大器电路SAC中全部数据都表明编程已完成时，在探测和确定操作已到终点后，重复执行的编程操作就告终止。
此外，对状态探测电路ALLC来说，程序状态探测电路由至少一个MOSFET或一个相似于存储单元的非易失性半导体存储单元组成，而相对于各数据线来说读出放大器电路SAC的输出连接到MOSFET的栅输入就足够了。倘若使用非易失性半导体存储单元作为存储单元，有可能对相应于连接到存储阵列中已损坏的存储单元的数据线的ALCC的非易失性半导体存储单元的阈值电压进行编程，从而把连接于与确定目标无关的数据线的读出放大器电路SAC的数据锁存信息清除。
在程序验证时，将选定的字线的电压设置到电源电压Vcc，而将约为1伏的低电压由预充电控制电路PCC供给数据线。在擦除态(“0”)的存储单元中，阈值电压为高压，即使在程序验证过程中字线W被选定，也无漏电流流动。于是，数据线保持在1伏。由于编程态(“1”)的存储单元的阈值电压为低电压，故数据线电压低于预充电电压(1伏)。数据线电压由读出放大器SAC接受以确定“0”或“1”，再通过公共数据线经由列选择开关选通门Q4、Q5和Q6输出到外部终端。
由于如上所述的在程序验证时字线电压为电源电压，存储单元的阈值电压必须在不负于低电源电压的一个低的正电值情况下高精度地加以控制。于是，编程操作被分为几次，每次进行划分过的编程时都执行一次程序验证，并确认存储单元的阈值电压是否达到了编程阈值电压(程序验证)。倘若不够，则再重复编程。在上述程序验证时，比通常用于读出的电压更低的电压被加至字线。这样就可控制一组(区段)存储单元中阈值电压分布的上限值。
采用上述结构就可达到本发明的第一和第二目的。亦即，再编程操作中编程和程序验证过程的继续和中止是用提供给各数据线的存储单元状态探测电路ALLC来确定的，这使当连接于全部要编程目标的数据线上的被选定的存储单元上都完成了编程时，终止整个编程操作。
图2示出了由图1延伸得到的一个半导体非易失性存储器件的电路图。图2中各电路元件制造在同一半导体衬底上。
将一个通过接受外部终端提供的行地址信号AX和列地址信号AY的地址缓冲电路XADB和YADB所组成的互补地址信号提供给行地址译码器XDCR和列地址译码器YDCR。
各数据线通过接收由地址译码器YDCR形成的选择信号的列选通门Q4、Q5和Q6而连接到公共数据线CD。公共数据线CD通过MOSFET Q8和用于编程的数据输入缓冲器DIB而连接到外部终端I/O。其中，Q8接收在编程时已接通的内部产生的程序控制信号we,DIB则接收从外部终端I/O输入的编程信号。公共数据线CD还通过开关MOSFET Q7和用于程序验证的数据输出缓冲器DOB而连接到外部终端I/O。其中Q7接收内部产生的程序验证时接通的程序验证控制信号se。
图3示出了地址缓冲器电路ADB(XADB和YADB)和实施例。行和列地址缓冲器电路XADB和YADB用器件中的选择信号或芯片启动信号(CE)激活，从外部终端取地址信号Ax，并形成一个由与外部终端提供的地址信号同相位的内部地址信号ax和反相位地址信号ax组成的互补地址信号。此外，在本申请文件中，“-”表示互补信号。
在图2中，行地址译码器XDCR根据行地址缓冲器电路XADB的互补信号而构成存储器阵列中字线Wi的选择信号，而列地址译码器YDCR根据列地址缓冲器电路YADB的互补地址信号，以相似的方式构成数据线di的选择信号。
本器件中的地址输入信号可以只是一个字线系统地址信号。此时足以在器件内产生一个数据线系统地址信号并连续地处理连接于选定字线的存储单元组的数据。连接在同一字线的各存储单元中的字节数假设为512字节或256字节，该单位定义为一个区段。
在图3的地址缓冲器电路ADB中，对于字线系统地址缓冲器电路XADB来说，要求至少有从外部接受信号Ax的功能及由内部信号ALTCH和ALTCH来锁存信号的功能。对于数据线系统地址缓冲器电路YADB来说，要求至少能接收内部产生的信号Axi和输出互补地址信号ax和 ax。
同部产生的信号Axi是由图4所示的内部地址自动产生电路之类的装置产生的。图4所示电路由一个振荡电路和多个二进制计数器BC所组成，亦即，接受一个激活内部振荡器的信号 OSC以使内部振荡电路产生振荡，而其振荡周期信号由二进制计数器BC接收，各二进制计数器BC的输出则生成为数据线系统地址信号Ali至Axi。
图5示出了输入缓冲器电路DIB和输出缓冲器电路DOB内部结构的实施例。
输入缓冲器电路DIB是一个缓冲器，用于借助于激活一个内部信号we及其反相信号 we而接收来自外部终端I/O的数据。上述列选通门Q4、Q5和Q6根据地址而被选择，以便将数据传输到有数据锁存功能的读出放大器电路SAC。输出缓冲器电路DOB是一个缓冲器，用于借助于激活内部信号oe和 oe而将数据在程序验证时输出到外部终端I/O，其中，oe和 oe是由上述的内部信号se和后面将更描述的外部终端输出启动信号等产生的。在该电路中，一电压转换电路设置在具有连接到一内部信号se的输入端的门以及外部I/O终端之间。这是为了补偿传送门造成的阈值电压降低。
图2所示的定时控制电路CONT产生定时信号如：内部控制信号ce、se、we、oe、DDC、PG、DG、RO、PO、R1和P1，以及内部电源电压如：字线供电电压Vword、数据线供电电压Vyg、读出放大器电路pMOS电源电压Vcd以及nMOS电源电压Vsd以便选择性地对行地址译码器XDCR和列地址译码器YDCR等进行供电，其方法是：根据提供给外部终端CE、OE、WE、SC、RDY/BSY等的芯片启动信号、输出启动信号、写启动信号、串行控制信号、就绪/占线等信号，相对于电源电压Vcc而进行电压的内部增减。
借助于激活外部信号 CE和 WE及外部终端I/O的数据的输入(如程序验证操作00H、擦除操作的20H以及编程操作10H等类的命令输入，即可进入诸如程序验证操作和再编程操作(擦除操作和编程操作)之类的操作模式。为对区段进行再编程，可将再编程命令、再编程区段地址、区段信息(数据)等从外部终端取入到器件中。此时，借助于状态寄存器(状态轮询)的信息或就绪/占线信号，可以从外部知道是否正在再重编程操作、再编程操作是否已经完成、是否正在擦除操作和是否正在编程操作。
图6示出了再编程电路第一实施例的方框图。各数据线D1和D2有相同(等价)的连线结构。对数据线D1(D2)来说，一个控制数据线预充电的预充电控制电路PCC、一个具有数据读出功能和对装入的数据有数据保持功能的读出放大器电路SAC以及一个用来同时确定相应于数据线的存储单元状态的状态探测电路ALLC被连接在存储单元M1和M2(M4和M5)以及列选通门Q4(Q5)之间。
构成预充电控制电路PCC的MOSFET组至少如下组成：一个以读出放大器电路SAC的输出作为栅输入的MOSFETa和一个以预充电信号PG作为栅输入的MOSFET b彼此串联，以及一个与串联的MOSFET a和b并联，并以用于将数据线D1(D2)连接到读出放大器电路SAC的数据线选通信号DG作为栅输入的MOSFET c。这种结构是为了使数据线可以由预充电信号PG和读出放大器电路SAC的数据来选择性地预充电。至少在验证和读期间，预充电PG信号线上所加的电压值要低于电源电压。这是为了当数据电压定为约1伏时，不出现弱编程和弱擦除。
读出放大器电路SAC由一个以用于设定读出放大器电路SAC的内部信号SET为栅输入的MOSFET d和多个组成锁存电路的MOSFET组成。读出放大器电路SAC在程序验证时用作具有触发器电路特征的读出放大器，而在再编程时用作保持装入的数据的锁存电路。读出放大器电路SAC的电源电压Vcd在再编程操作中可以等于编程操作时存储单元的漏极电压，在再编程过程中的编程操作和读出(程序验证)操作中，也可以固定为编程漏极电压而不就各个操作转换电源电压。
存储单元状态探测电路ALLC相对于每一数据线Di(i=1,2)各由用于擦除状态探测的P沟MOSFET ei(i=1,2)之一和用于装入状态探测的n沟MOSFET fi(i=1,2)之一组成，并将读出放大器电路SAC的输出连接到状态探测MOSFET的栅极。P沟MOSFET ei和n沟MOSFET fi的漏极和源极彼此相接(A0a、A0b、Ala和Alb)。此外，状态探测系统不限于这一系统，而可以是一种电流读出系统或一种电压读出系统。
图7示出了用预充电系统进行再编程操作时，器件内部信号的定时波形。如前所述，在再编程操作中，编程、程序验证和编程状态探测操作是反复地执行的。
装入的数据在t1时被取至读出放大器电路SAC。连接于选定编程用的数据线的读出放大器电路的数据可以处于Vcd或外部电源电压Vcc。未选定编程的数据处于衬底电压Vss。
在t1到t2期间，预充电信号PG被激活，只有执行编程的数据线才被选择性地预充电，而执行编程的数据线的数据是来自读出放大器电路SAC的。由于执行编程的数据(“1”)中的电压是Vcd，在图6所示的预充电控制电路PCC中的MOSFET a呈接通态并可将电压加于数据线Di。另一方面，在保持擦除状态(“0”)时，MOSFET a呈关断态而不能将电压加于数据线Di。
在图7中t2至t3期间，预充电控制电路PCC中的MOSFETc的栅输入信号DG被激活，读出放大器电路SAC的数据信息(“1”代表电压Vcd,“0”代表电压Vss)被加到存储单元的漏极引线端。设编程选定的区段为图6中存储单元组(M1,M4)的区段，电压就加在加有负电压的选择字线W1和处于编程数据电压Vcd的漏极之间，电子就由隧道现象从漏极注入到浮栅从而执行了编程，至于未被选定的字线W2的电压，为抑制漏极电压(数据电压Vcd)引起的扰动现象，则加正的电源电压。
在t3到t4期间，数据线放电MOSFET的栅信号DIC处于高电位，图10所示的数据线放电MOSFET被激活，从而将数据线电压放电。之后就开始编程-验证操作。
在t4到t5期间，预充电信号PG被激活，只有已选定要编程的数据线才由读出放大器电路SAC和预充电控制电路PCC中的MOSFET a的操作而被预充电，相似于t1到t2期间的情况。
在自t5到t6期间，通常程序验证时所用的低于电源电压的电压(例如约1.5伏)被加于选定的字线W1。
积累在数据线Di的寄生电容中的电荷，依赖于存储单元的阈值电压而被选择性地放电。亦即，当编程的存储单元的阈值电压达到所希望的低阈值电压时，存储单元中就有电流流动，数据线的电压就降低。在未达到编程阈值电压时，数据线Di保持预充电电压。通过设定使数据线预充电信号PG在字线选择信号激活之前待用的定时，可防止存储单元电流的稳态流动。
在tb到t7期间，用于将数据线Di和读出放大器电路SAC彼此连接的预充电控制电路PCC中的MOSFET c的栅输入信号DG被激活，而数据线Di的电压由读出放大器电路SAC来确定。这一确定是由数据线Di的寄生电容、读出放大器电路SAC的寄生电容、数据线Di的电压和读出放大器电路的数据电压(Vcd)之间的电荷分配结果来完成的。当数据线Di的电压高于读出放大器电路SAC的逻辑阈值电压时，装入数据的选定电压(Vcd)保持不变，而当电压低于逻辑阈值电压时，读出放大器电路SAC的数据呈衬底电压Vss，从而自动地对装入的数据执行再编程。再者，预充电控制电路PCC中MOSFET c的栅输入信号DG在读出放大器完成确定时，变成待用信号。
在t7至t8期间，在存储单元上进行状态探测和确定，以便断定是否所有编程的存储单元都完成了编程操作。在图6中，程序状态探测电路ALLC具有预充电系统动态电路的一个多输入或非门结构，其中对每个数据线Dia都由一个n沟MOSFET fi构成，MOSFET fi的栅极连接到读出放大器电路SAC的输出Dia，而其源极与漏极分别接到源、漏极的公共端(Ala,Alb)。共用的源线Ala和漏线Alb由信号R1和P1以及MOSFET h和j预先复位为衬底电压Vss，而且复位一直维持到时间t7。
由于图6所示的MOSFET g的激活，内部信号P1降低而公共源极线Ala升至电源电压Vcc，而n沟MOSFET fi的通/断由读出放大器电路SAC的数据所控制。因此可同时确定全部数据线上的存储单元组(区段)的编程。当至少有一个读出放大器电路SAC的数据为继续编程的数据(Vcd)时，公共源线Ala的电压就变为衬底电压Vss。另一方面，倘若全部数据都是编程完成的数据(衬底电压Vss)，公共源极线Ala的电压就保持为电源电压Vcc，这是一个预充电的电压值。编程和程序验证过程的继续(返回到t1)和中止在器件中是基于上述信息来控制的。
图8示出了通常程序验证操作中器件内各信号的同步波形。此时，由于要进行程序验证的存储单元组(区段)连接于所有的数据线，图6中的读出放大器电路SAC的数据由内部信号SET所激活，而且在t1至t2期间设置为电压Vcd。
在t2到t5期间，所有波形和上述程序验证操作中的相同(图7中，t4到t7)，只有被选定字线Wi的电压不同，该电压在通常的程序验证时为电压Vcc。读出放大器电路SAC的电源电压Vcd可能处于外部电源电压Vcc。
图9示出了擦除操作和擦除验证操作中器件内信号的定时波形。在t1到t2期间，将正的高电压加于图6中被选定的字线W1，数据线Di被放电MOSFET Q1和Q2的公共栅信号DDC所激活并呈衬底电压Vss，并且在存储单元沟道和浮栅之间产生电压差，于是开始擦除操作，其时电子被注入到浮栅中。
在此后的t2到t6期间，擦除验证操作与上述通常的程序验证操作相似地执行。高于通常程序验证时电源电压Vcc的电压(例如5V)在擦除验证时被加于选定的字线W1。
在t5到t6期间，使数据线Di和图6所示的读出放大器电路SAC相互连接的预充电控制电路PCC中的MOCFET c的栅输入信号DG被激活，而数据线Di的电压由读出放大器电路SAC来确定。这一确定是根据在数据线Di的寄生电容、读出放大器电路SAC中的寄生电容、数据线Di的电压以及读出放大器电路的数据电压(Vcd)之间的电荷分配结果而作出的。当数据线Di的电压高于读出放大器电路SAC的逻辑阈值电压时，擦除数据的选定电压(Vcd)保持不变，而当电压低于逻辑阈值电压时，读出放大器电路SAC的数据呈衬底电压Vss，于是自动执行擦除数据的再编程。再者，预充电控制电路PCC中MOSFET c的栅输入信号DG的激活在读出放大器确定结束时成为待用。
在t6到t7期间，进行存储单元的状态探测和确定，以便断定是否全部擦除的存储单元组的阈值电压都达到了擦除阈值电压。在图6中，擦除状态探测电路具有预充电系统动态电路的多输入与非门结构，其中，对每一数据线Dia来说，都由一个P沟MOSFETei构成，MOSFET ei的栅极连接到读出放大器电路SAC的输出Dia，而其源极和漏极分别相连在一起(A0a、A0b)。分别彼此接在一起的源极线A0a和漏极线A0b由信号 PO和 RO以及MOSFETm和n预先复位到衬底电压Vss，而在t6时释放复位。
由于MOSFET k的激活，内部信号PO降低，公共漏线A0b升高到电源电压Vcc，而P沟MOSFETei的通和断根据读出放大器电路SAC的数据来控制。这样，可同时在全部数据线上进行存储单元组(区段)的擦除确定。当至少有一个读出放大器SAC的数据为继续擦除数据(Vcd)时，公共源极线A0a的电压保持为电源电压Vcc，这是预充电电压值。另一方面，当全部数据都是擦除完成的数据(衬底电压Vss)时，公共源极线A0a的电压呈衬底电压Vss。擦除操作的继续(返回到t1)和中止是基于上述信息在器件内进行控制的。
图10示出了第二再编程电路的实施例方框图。与第一再编程电路的方框图类似，对每一数据线Di都提供了一个预充电控制电路PCC、一个读出放大器电路SAC和一个状态探测电路ALLC。下面将描述一下与第一再编程电路方框图的不同处。首先，数据线的预充电电压是由预充电控制电路PCC中的预充电信号PG的电压值来控制的。这一控制是用串联的MOSFET a的源极电压VPG实现的。其次，读出放大器电路SAC接收一组SET信号，它被连接到构成读出放大器电路SAC的锁存器电路中的Dib。第三，读出放大器电路SAC中的电源线Vcd和Vsd对多个读出放大器电路SAC是共用的(做为底板)。再者，有可能使用开型节点的电源引线。
在本实施例中，借助于将存储单元阵列分为两个或更多的区域并偏移各内部控制信号(如预充电信号PG、数据线选通信号DG和锁存信号SET)的激活时刻，可以降低读出放大器电路SAC中损耗电流的峰值。
图11示出了一个再编程电路的方框图，其中本发明被用于与非式电可擦除的可编程只读存储器。探测存储单元状态的电路ALLC由两个MOSFET组成，各MOSFET有一个连接到读/写电路的输入线和输出引线的栅输入端。这些MOSFET的漏极和源极用数据线共接，于是构成一个多输入或非门结构，作为预充电系统动态电路。为了同步探测阵列a中存储单元的所有数据线上的低阈值电压信号(即，一个被擦除的状态)，预充电方法可适用于上述定时时的线Aa,Ab。要同步探测高阈值电压信号(即，一个写入的状态)，使用线Ba,Bb。
图12示出了本发明第二存储器阵列的电路图。图中示出至少有两个或两个以上的存储单元由扩散层Dlnm等连接了起来，而以字系统信号Wn为栅输入的漏极选择MOSFETnm连接在公共漏极扩散层引线Dlnm和数据线Dm之间。
当以分层结构形成字线时，就有可能得到图13和图14所示的存储单元阵列结构。图13示出了本发明的第三存储阵列的电路图。图中至少有两个或两个以上的存储单元由扩散层Dlnm、Slnm等连接了起来，而以字系统信号Wnd为栅输入的漏极选择MOSFET Dnm连接在公共漏极扩散层引线Dlnm和数据线Dm之间，而以字系统信号Wsn为栅输入的源极选择MOSFET SSnm连接在公共源极扩散层引线Slnm和连接于公共源极线CS的扩散层引线CSln之间。在图13中，W11、W12、W1、W2、W21、W22、…、Wn、Wn1和Wn2代表具有分层结构的各个字线，而存取分两步来控制。当字线通常表示为Wn和Wnd时，下标n表示选择字线用的第一信号(主信号)，而d表示选择字线用的第二信号(副信号)。例如，当选择字线用的第一信号(主信号)为“2”时，W2被激活；而当选择字线用的第一信号(主信号)为“2”且选择字线用的第二信号(副信号)为“1”时，W21被激活。
在器件布图中，几乎存储单元阵列所占面积的整个表面都被字线覆盖。在数量上，未被选定的字线达数千条而其上的字线电压在通常的程序验证操作和每一验证操作中为衬底电压Vss。因此，数据线和字线系统引线之间的寄生电容是稳定的。
图14示出了本发明的一个实施例，其底板结构具有形成一块的较多存储单元组。参考电压Vref代替衬底电压Vss被加于构成读出放大器电路SAC的锁存器电路的预充电控制电路PCC和没有连到状态探测电路ALLC的反面上的引线上(图10中的Dib)。这样，通过与参考电压Vref进行比较，可以由读出放大器电路SAC来确定程序验证(“1”、“0”)。
图15示出了本发明第三底板结构的实施例。它具有开放的位线结构，其中存储器底板被分为两部分。图10所示的第二再编程电路的方框图相当于这种底板结构。
图16示出本发明第四种底板结构的实施例。与图14的差别是：提供了一个参考空数据线，提供了与通常数据线Di相同的寄生电容，且参考空数据线电压被用来产生参考电压Vref。
图17示出了本发明第五种底板结构的实施例。预充电控制电路PCC、读出放大器电路SAC和状态擦测电路ALLC被安置在存储底板的下面和上面，并在奇数号数据线和偶数号数据线单元中运行。当奇数号数据线运行时，偶数号数据线被用作参考空数据线。当偶数号数据线运行时，在奇数号数据线边上的那些线用作参考空数据线。
图18示出了本发明第六底板结构的实施例。构成存储底板的存储单元被安排在奇数号字线和奇数号数据线的交叉点以及偶数号字线与偶数号数据线的交叉点上。对于每一对相邻的数据线，都安排了读出放大器电路SAC和状态探测电路ALLC，而每一个相邻数据线都用作参考空数据线。
如上所述，本发明有如此显著的效用，以致可以利用全部数据线同时自动地探测执行电再编程操作(亦即擦除操作和编程操作)的存储单元的状态，并仅对器件中不充分的擦除、编程的继续和中止等进行控制。