本发明涉及集成电路（IC'S），特别涉及包含语音、控制通道或调制解调器的微控制器部分;或者无绳电话的人-机接口功能的集成电路。 一般的电话由一母机和一送受话机用电线相互连接起来组成。母机本身经另一线与墙上的电话杆或类似的固定结构上的插座相连，然后通往类似的电话网络线。由于这种与固定结构的连接，电话用户的移动范围受到很大的限制。即使当送受话器到母机以及母机到墙壁的线很长，若到处移动整个电话以便从不同的位置打电话，或者一旦电话接通再拿着送受话器四处走动，都是件麻烦事。在打电话的人和不可移动的墙壁以及其它固定结构之间存在着连续的物理连接这一简单地事实。带来极大的不方便。
无绳电话标志着对一般电话进行了重大的改进。在常见的无绳电话中，母机仍然与不可移动的墙壁之类上的插座用线相连，以便来自电话网络线的信息信号可以被接收或传送。然而，这种无绳电话的送受话器是一个与母机没有物理连接的独立的工作单元，即呼叫可从它这儿发出，它也可以接收呼叫。送受话器有一发送/接收系统或收发器，一耳机上的扬声器以及送话口上的麦克风，无绳电话的母机以及送受话器在一由电磁波，通常是无线电波的发送和接收所建立的通讯通道上相互进行通讯。送受话器可以方便地远离开母机，同时仍然可以发出或接收电话呼叫。既然在送受话器和母机之间设有电话线连接，使用者可自由自在地移动。
因而，集成电路业经发展且用于无绳电话去实现各种各样的功能。例如，授给Dent等的美国专利5，005，150公开了在无绳电话中使用集成电路的数字信号处理器去将脉冲编码调制（PCM）信号转变成自适应差分脉码调制（ADPCM）信号。然而，正如那篇专利所指出的，无绳电话IC的发展由于考虑电源消耗已受到限制，如果它们是可移动地则无绳电话应为电池供电型的，并且在实际应用中，对于大量的无绳电话，常规的微处理器或微型计算机已被认为消耗太多的能量。另外，在这类应用中使用常规的微型处理机或微型计算机费用也太昂贵。
尽管发展与无绳电话相关的IC有种种问题，这种电话有许多方面都能通过聪明地使用IC来改进。这些方面的例子包括有：支持在线仿真工作模式的IC、具有减少了的软件开销和简化了的硬件的键板报告机构、先进的噪声抑制机构、低功率的应急工作模式以及低成本的串行控制总线。这些方面的其它例子还包括有：加到端口插脚上的通用的中断机构、先进的节电机构、可简化频谱测量的测试模式装置、可延长空间时间的关闭模式以及在输入模式下避免不必要电源的消耗的禁止上拉（pull-upd isabling）机构。这些例子的每一个即将在下面以单独的章来讨论。
关于上面提及的第一个例子，即支持在线仿真工作模式的IC，这一方面的成果推动了在IC上运行的软件的发展。正象本领域的技术人员所熟知的，在线仿真器实际上是使用硬件来替代微控制器，以允许软件开发者去开发和调试他们的软件。这种替代在当微控制器保持与系统的其余部分分开，也就是说当它来并入IC时容易实现。当微控制器并入IC时，这种替代不容易实现。对IC提供一在线仿真工作模式是在后者的情况中方便替代的一种方法。
上述第二个例子，即有关键板（keypad）报告的问题，它起源于要求键板的经济性和通用性。我们都希望能减少与键板有关的硬件成本，同样，也希望能利用最少量的软件来监控键盘。减少硬件和软件可减少处理器的成本和所要求的时钟速度。
正如本领域的技术人员所熟知的，当数字信息通过无线电传送时，位误差率会变坏，在传统的工作系统中处理一般的语音，每秒有32位误差是很普通的。这些误差能引起大声和干扰的啪啪声和噪声。由于噪声问题，以及由于误差仍不能完全消除，本领域的技术人员认识到，噪声抑制仍然是应该继续进行改进的领域。
上述的下一个例子，是低功率应急工作模式。它所以有用是由于墙上的交流电源可能意外地中断，从而切断给无绳电话母机的电源。在这种情况下，使用者仍希望能使用与母机相连的送受话器来打电话。此时电源须提供给许多电话系统。但是，应减少供电的水平，否则打电话所需的电源将很快消耗。
搞一种价格较低的串行控制总线也是重要的，这是由于工业标准外部设备的串行接口都是通用的，至今缺少十分简单的、灵活的以及低价的串行控制总线。
上述再下一个例子，即要一种加到端口插脚上的通用的中断机构，起因于把微控制器并入了IC。当微控制器并入IC时，必须向它发送中断信号。但时至今日，本领域的技术人员尚不能有这样的结构，即该结构能加到一微控制器/IC中，在被指定为输入端的端口插脚上产生送给微控制器的中断信号。
正如前面所述的，无绳电话送受话器需用电池供电的事实要求审慎地使用电源。因此，本领域的一般技术人员曾作了许多努力节约基于微控制器/微处理器的系统的电功率。然而，让无绳电话使用最先进的节电装置是特别重要的。在无绳电话应用中，有许多存储器存取。而已有技术的缺点和不足，恰在于这种存储器存取消耗的电力还没有减到最小。
还需要具有测试装置来简化对先进电话频谱测量，以允许或方便对无绳电话最终产品的测试。
本领域的技术人员知道，无绳电话闲置时间，也就是说在两次使用之间的时间在电池或电池组用尽前应尽可能长些。因此，需要一种简单的实现方法去延长闲置时间，而不对无绳电话任何其它功能区域产生不利的影响。
上述的最后一个例子是，需要一个禁止上拉的机构，用来避免在输入模式工作时不必要的功率消耗。这涉及到在高级微器件80C51或其派生产品上使用的“准双向缓冲器”。熟悉该领域的人员都知道，在端口3、2、1的输出缓冲器上，那些缓冲器是设计成具有上拉电路的，即这种设计增大了可理想地，消除的功率消耗。
根据前述的各个方面，本领域的技术人员现在可以想象无绳电话有许多方面可得改进。已有技术的缺点和不足是对上述每一个问题还没有提出解决方法。
为了克服前述缺点和不足，本发明提供一可设计专门安装在无绳电话的母机和送受话器中的集成电路。一般地说，本发明提供一集块将语音、控制通道与调制解调器的微控制器部分、以及无绳电话的人一机接口功能集成在一起。更具体地说，根据本发明的IC包括以后许多方面中的一或多个方面，即：在线仿真装置、简化的键板报告装置、先进的噪音抑制装置、一低功率应急模式机构、一低价串行控制总线、一端口插脚中断的机构、先进的节电装置、系列测量测试模式装置、一新型停机装置以及一禁止上拉装置。
因此，本发明的一个目的是提供一可给无绳电话廉价地提供先进功能的集成块（IC）。
本发明的另一个目的是提供一在无绳电话的母机和送受话器均可使用的集成块IC。
本发明的还有一个目的是提供一具有低功率消耗要求的IC。
本发明的再一个目的是提供一微控制器很好地与之合并。
本发明的更进一步地目的是提供一具有低功率消耗的无绳电话。
为了完全明白本发明以及它的目的和优点，下面参照附图对本发明详细说明。
图1是装有按照本发明的技术制成的IC的无绳电话的送受话器的方框图;
图2是装有按照本发明的技术制成的IC的无绳电话母机的方框图;
图3（它由图3a和图3b组成），是根据本发明的技术的IC的方框图;
图4是装有本发明的技术的IC的无绳电话的声频接口（以后称“无绳电话”）的方框图;
图5是一无绳电话的声频路径，不包括模拟接口的方框图;
图6是根据本发明的技术构成的IC中微型控制器系统的方框图;
图7是根据本发明的技术所构成的IC中的时钟发生器模块的方框图;
图8是根据本发明的技术所构成的IC中中断控制器的可能结构示意图;
图9是在根据本发明的技术的IC中为处理来自逻辑模块的中断现由信号所必需的状态、屏蔽以及中断源寄存器的可能结构的示意图;
图10是根据本发明的技术所构成的IC中监视计时器以及一重新设定输出装置的状态示意图;
图11是根据本发明的技术所构成的IC监视计时器的可能结构的示意图;
图12是根据本发明所构成的IC中中断功能装置的可能基本结构的示意图;
图13是本发明的实施例中可能出现的外部中断输入结构的示意图;
图14是本发明的实施例中可能出现的串行接口的方框图;
图15是根据本发明技术所构成的IC中键板扫描器的方框图;
图16是根据本发明技术构成的IC中实时时钟模块的方框图;
图17是根据本发明技术所构成的IC中电池电平检测器的方框图;
图18是根据本发明技术构成的IC中各种CT2模块的示意图;
图19是根据本发明技术所构成的IC中发送调制器的方框图;以及
图20是根据本发明技术所构成的IC中帧控制器的方框图。
本发明是以IC方式提供一单个的IC，该IC将无绳电话的调制解调器的语音、控制通道和微型控制器部分以及人-机接口功能合并在一起。该项目的目的是制成一种特别适用在无绳电话中的IC。
在下面的详细描述中，为了便于明白本发明的实施例，仅作为一个例子，对用于无绳电话系统的本发明的一个实施例进行详细描述。必须明白，本发明的实施例并不限制于上述应用，尽管这些实施例已被认为在实际的应用中如此使用效果特好。更进一步，应该明白，本发明有许多实施例可在所述的具体的应用中使用，就象典型的众所理解的情况一样，本发明由所附的权利要求书的范围来限制。
参照附图，为了方便与清楚，相同或相似的元件一般在几个视图中用相同的序号表示，首先，图1和图2表示可以应用根据本发明的技术的IC的一种无绳电话的示意图。这种无绳电话包括一送受话器或终端单元2（图1所示）和一母机或母站4（图2所示）。母机4经由电话线与墙上的插座、电话杆，或另一固定结构相连，以使它既可通过电话网络线6接收和发送电话信息信号，又可由此获得电源。送受话器2上的天线8以及母机4上的相应天线10通过发送和接收无线电波在两个单元之间进行通讯联络。正象通常的一样，送受话器单元2包括一向外打电话或拨号的键板12，以及分别与麦克风14或扬声器16相连的送话口和耳机。电话号码从键板12进入，于是相应的信号经通讯信号传到母机单元4，并且送到电话网络线6。或者，当母机4从电话网络路线6接收到一表示有电话打进来的信息信号，则来自母机4的信号会在送受话器2中产生铃声，并且母机的第二铃声表示有打进来的电话。
这种送受话器单元2和母机4的最大标准分隔距离，叫做服务区域，大约为300m，它是由联邦通讯委员会（FCC）确定的。通常，每一系统都有10个双2通道，其上通道频率在49MHZ的频带中，而下通道频率则在46MHZ的频带内。当然，这些工作参数都是由FCC规定的，不属于本发明的一部分。
正如图1和图2所表示的那样，根据本发明的技术所制成的IC既可用在送受话器2上，又可用在母机4上。IC的参号序号在图1中为18，图2中为20。
应该明白，正如电话实路和常规的电话设备装置都不能现成地用于无绳电话区域。例如，在标准的电话发展过程中，为了减少电话的成本，常常将一些特点在开关中而不是电话中实现的。在另一个方面，在无绳电话中，用户必须同时购买母机和送受话器，这样，送受话器的花费并不因母机的花费而有效地减少，因而，两个站的成本都应尽量减小。
参照图1和图2，可以看到，母机4象送话器2一样，包括一麦克风22、耳机24以及键板26。类似地，送受话器2和母机4都包括一ROM28，30，一EPROM32，34，一LCD以及控制器36、38，以及许多一般与无线电信号及电平有关的其它元件。
参照图3，它表示根据本发明的构思而设计的IC的方框图。这种IC的相关的元件将下面描述。
一般描述图3所示的IC，开始可以发现：该IC有三个基本的工作模式。那三个模式即在线仿真模式、正常模式和测试模式。在线仿真模式的能力是本发明的一个重要方面。下面将更详细地描述。然而，此刻应注意到，在线仿真模式可以使原有在集成块C的微型控制器（图3中用序号40表示），停止工作，同时允许使用外部的在线仿真器去开发软件，正常模式是由最终用户对包括了IC的产品进行操作一种模式，正如下面要讨论的，正常模式又可进一步分为活动模式和关闭模式，最后一个工作模式的测试模式，它基本与正常模式相同，不过在测试模式中也允许使用IC的内部测试功能。
进入三个工作模式是由复位插脚以及三电平IN1（TRI1）插脚44的状态来控制的。这些插脚42和44可有许多方式实现这种选择，例如有一种方式是当复位插脚42不激活时，将TRI1脚的状态由IC监控和设定。例如，如果TRI1为低，则在线仿真模式被激活，在一个中间供电点或非连接点的，能激活测试模式的工作。最后，当TRI1插脚为高电压时，并且当复位插脚42不激活时，IC将以正常模式工作。
这样，可以明白，根据本发明的技术设计的IC可以支持在线仿真模式，它能使位于集成块上的微控制器40不工作，并允许外部仿真器在它的位置处发挥作用。在这种情况下，所有的连接到微型控制器的内部信号都在工作中以一个时间延迟，就象该微控制器或仿真器不是装在集成块内时固有的延迟。在本发明的实际的实施例的结构中，仿真模式是复位时进入的，即当复位插脚42为高时，让三水平输入1插脚44为低。所有的与I/O端连接的内部连接信号均被送出集成块，只有与时间“0”和时间“1”相连的时钟输出例外（注意该时钟能在外部建立）。ALE和PSEN/变成输入。在仿真模式下，输入到微处理器的、送出集成块的时钟被强行加到复位插脚，监视计时器（图3中的元件46）在仿真模式下不工作。
当图3所示的IC（应该知道，该IC表示上述本发明的实际结构的实施例）处于在线仿真模式时，图3所示的许多插脚将改变功能。具体地，在线仿真模式，图3所示的插脚48起INT0/OUT的作用，插脚50起INT1/OUT的作用，插脚52作为一CPUCLKOUT起作用，插脚54作为一ALE输入起作用，插脚56作为一RD/INPUT起作用，插脚58作为一WR/INPUT起作用，插脚60作为一ADDR15-8输入起作用。插脚62的作用为一ADDR/DATA7-1地址＝输入数据I/O＝O/I，插脚64作为高一Z，插脚66作为输入，以及插脚68作为高一区（High-Z）。
关于图3所示的IC工作于模式时正常如前面所述的，又有两种不同功率模式，关闭和活动。在关闭模式中，18.432MHZ的振荡器（见图1的元件70和图2的元件72）以及来自该振荡器的所有时钟停止工作。除了实时时钟（见图3中的元件74）之外所有的模块都不工作。所有的模拟插脚都处于“OFF”状态，就象整个IC被复位一样。实时时钟74不受关闭模式影响。在本发明的实施例的实际结构中，监视计时器46在关闭模式中不工作。
下面继续描述图3所示的本发明的实施结构，进入关闭模式由软件控制，但进入关闭模式受到一个进入控制装置的保护，以避免将IC无意地放入关闭状态。在被编程到关闭模式后，微控制器的时钟在停止工作前还运行3.56到7.2毫秒，这就允许微控制器编程到它的闲置状态。
从关闭式唤醒，可通过复位信号重新设定，一来自键板扫描器的任一健按下的指示或任何来屏蔽的中断信号。所有这些情况都要求产生中断。接到唤醒的请求后，18.432MHZ的振荡器开始工作。一旦它达到稳定，微控制器时钟即以它的预先编程的频率接通。一旦微控制器时钟变得稳定，对微控制器的中断请求随之产生。这种中断使微控制器离开它的闲置状态。
至于活动模式，在活动模式下振荡器在运行。在IC中的每一模块能通过一寄存器被编程到接通或关闭。
用户可见寄存器
鉴于熟悉本领域的技术人员的水平以及图1-3所描述的详细程度，对所示的IC内的每一插脚和寄存器的功能将不准备作更详细的描述。这种描述对熟练技术人员去完全明白本发明的各个发明简直不必要。然而，为了方便技术人员以及进一步讨论的方便，在此时说明图3所示的IC内的各种用户可访问寄存器可能是有用的。这些用户可见或可存取寄存器包括一地址译码器76，一声频接口78，一电池电平检测器80，一时钟发生器82，一含有一相联的ADPCM的编码译码器84，一中断控制器86，一键板扫描器88，FIFOs90，一实时时钟74，一RSSI-A/D转换器92，一串行端口94，一逻辑模块96，一乐音响铃98，一发送器调制解调器100，以及一与监视计时器102相连的复位寄存器。
声频路径综述
在这时，描述本发明所述的IC的声频路径很合适。本发明的实施例的声频路径由声频接口78、编码译码器及相连的ADPCM84，一双音发生器（见图5）;以及乐音响铃98组成。编码译码器，ADPCM以及双音发生器的功能都用同一数字信号处理（DSP）机来实现的。
声频路径-声频接口
一般地，声频接口78将编码译码器84以及乐音响铃的模拟一侧与集成块外的麦克风（例如图2中的元件22）、耳机（例如图2中的元件24）、扬声器（例如见图2的元件24）、PSTN接口（例如图2中的元件6）等等连接起来。信号的路径和振幅均由软件控制。
声频接口78包括一系列模拟输入，模拟输出，以及连接它们的多路转换器，如图4的方框图所示，图4以及其它所有的附图在这里描述了所有的或部分前述的本发明的实施结构的实施例。因此，在该应用上的所有附图以及根据它们的讨论都应理解为用来描述本发明的具体实施例。理解这一点后，在图4所示的本发明的实施例的工作期间，发生的各种增益衰减以及相互连接均可由软件编程。每一输入缓冲器和输出驱动器能单独停止以便节约能源。
仍然进一步参照图4，可以看到，声频多路转换器有五个输入（两个插脚104，106;一侧音108;一乐音响铃98，以及一编码译码器D/A112，三个插脚114，116，118，以及编码译码器A/D120）。在软件控制下，各种输入能被引导以每一输出，但要受到某些限制，图4示出了可能的路径。选定的输入在每一输出处相加。
参照图4，熟悉本领域的技术人员将注意到从AI2的输入106到A03的输出118之间有侧音路径，在本发明的具体实施例中，其增益可编程为从0db到-42db，每一步变化3db。
关于图4所示的插脚，熟练的技术人员会知道，插脚AI1和AI2是模拟输入插脚;而插脚A02，A02以及A03是模抉输出插脚。图4所示有几个与声频接口相连的用户可见寄存器，它们是：A01MUX控制22;A02MUX控制24;A03MUX控制26;编码解码器A/DMUX控制28;A12控制寄存器130;侧音AI1控制寄存器132;乐音响铃幅值寄存器134;以及A02，A03衰减器控制36。
声频路径-编码译码器（CODEC）
声频路径的codec部分设置在ADPCM代码转换机（以后标记为codec/ADPCM84）和声频接口78（见图3a）之间。声频路径的codec部分提供一codec功能、一只供DTMF模式功能，一A-Law测试模式功能，一返回环路（返馈回路）（loopback）2功能，以及一codec/ADPCM的启动控制功能。这些功能将在下面的章节分别作简要描述。
当声频路径的codec部分提供一codec功能时，它将提供对线性PCM和/或一A-Law PCM codec的模拟。
关于只供DTMF模式，DSP起动器有一只供DTMF模式;该模式切断所有的DSP功能，仅留下双声音发生器以及在codec中的为产生DTMF乐音输出所必需的那些部分。在本发明的具体实施例中，这种模式通过DSP寄存器中的一位来控制。
在A-Law测试模式中，允许访问-codec功能以便对codec进行测试（模拟输入A-Law PCM输出以及A-Law PCM输入模抉输出）。这种测试模式切断codec和ADPCM编程变换机之间的连接，完成从线性到A-Law PCM以及A-Law PCM到线性的转换，以及提供一对于64kbps A-Law PCM位串的访问点。这种测试模式可通过把PCM数据I/O和时钟功能多转换后加到正常情况下，用作串行I/O端口的扦脚上来实现的。在本发明的具体实施例中，数据使用512KHZ的时钟以8-位脉冲串的形式发送和接收。
关于返回环路2功能，在返回路上提供一个点，用来连接发送路径（输入到ADPCM编码器）的输出与接收路径（从ADPCM译码器来的输入点）的输入。在该返回功能中数据采用线性PCM格式。
在codec/ADPCM启动控制功能中，在时钟发生器模块中，用一个单个使发送和接收codec路径连通。该位也被用来使ADPCM代码转换机的发送和接收路径连通，以及使声频接口中的相加放大器工作。
关于性能要求，codec应该使信号畸变、增益跟踪、频率响应以及闲置时的通道噪声符合于CCITT.G.714的标准信号。
除了启动codec工作，对所需路径进行编程，并且有选择地启动发送路径中的高通滤波器工作外，本发明的具体实施例中的codec模块中其余情况下没有软件插入来工作：过滤器、相加点以及衰减器均可由在DSP机上执行的微码来实现。
现在参照5，它是除了声频接口以外的声频路径的方框图。声频路径表示成包括接收路径和发送路径。
沿着接收路径分布的是衰减器/静噪器138，语音/乐音相加点140，低通滤波器142，插入器144，以及D/A转换器146。衰减器/静噪器138是一使在声音/乐音相加点之前使接收路径不工作的装置，一可编程的衰减器被使用以便信号能渐渐减弱到消失。噪声抑制是通过将接收衰减器编程到无限的衰减来实现的。编程到负的无穷量可引起ADPCM译码器把它的循环（递归）滤波器复位。衰减器可通过一接收衰减器寄存器来编程。声音/乐音相加法点140是一个点，在该点声音和乐音信号被叠加，在本发明的具体实施例中的低通滤波器142是一简单的标准3400Hz低通滤波器或相类似的滤波器，在本发明的具体实施例中的插入器144是用来增加取样率的一串的插入器。D/A转换器146是一将数字信号转换成模拟量的装置。
在发送路径有A/D转换器148、十分度计50、一滤波器和衰减器块152以及一声音/乐音相加点154。A/D转换器148是一第二阶∑/D转换器之类的转换器，它用来将输入信号数字化。十分度计50是一用来取A/D转换器148的输出的十分之一的硬件。过滤器和衰减器与块152包括一衰减器/静噪器（静噪衰减器），一低通滤波器，一高通滤波器，以及一去直流滤波器，衰减器/静噪器部分是一可使声音/乐音加法点之前的发送路径关闭的装置。可使用可编程的衰减器以便信号能渐渐消失。静噪是将衰减器编程到无限的衰减来实现的。衰减器通过一发送器衰减器寄存来编程，方块152的低通滤波器部分是一标准的3400HZ低通滤波器，方块152的高通滤波器部分是一50/60HZ拒波框波器。这种滤波器有一可编程启动控制，也就是说，一DSP控制寄存器，方块152的去直流滤波部分用于去除直流偏移。这种滤波器不能被关掉，声音/乐音相加点154是一个声音和乐音在此被相互叠加的点。
对“PCM端口”（见图14及下面的相应描述）的测试逻辑接口包含一变并行为串行的一复串行为并行的移位寄存器对。I/O端口模块的接口是串行的，由codec模块提供由并到串和由串到并的转换，数据时钟（512'KHZ的每帧8个周期的脉冲串）和帧同步时钟（8KHZ）。
在cdoec模块内有三个用户可见寄存器，它们是DSP控制寄存器，一发送衰减寄存器以及一接收衰减寄存器。DSP控制寄存器控制所有的DSP相关功能，包括ADPCM模块。
声频路径-ADPCM代码转换机
声频路径的ADPCM部分提供一全双2ADPCM代码转换机（线性PCM到ADPCM以及ADPCM到线性PCM）。代码转换机位于codec及FIFOS/B通道I/O之间。直到现在，codec和ADPCM通常在一起指序号84。在本发明的具体实施例中，A-Law测试模允许编码和译码都加到信号路径上进行兼容测试。
更进一步，关于本发明的具体实施例，一测试模式被提供，以允许对声频路径的ADPCM部分进行访问，这就允许ADPCM代码转换机被独立于声频接口和滤波器（A-LawPCM到ADPCM输出和ADPCM到A-LawPCM输出）即被测试。该模式切断了codec与ADPCM代码转换机之间的连接。为64KDPS的A-LawPCM串位提供一连接点。该测试模式是通过将PCM数据I/O和时钟功能多路转换后，加到正常情况下，用作串行I/O端口（对32kbps的ADPCM连接使用B/D通道的I/O端口时）的插脚上来实现的。
一单个的编程被提供，以便启动DSP和声频接口的工作。该位放在模块启动控制寄存器内是用来连通codec发送和接收路径的同一个位。
本发明的具体实施例满足CCITT.G.721的位到位（bit-for-bit）的规定。
ADPCM代码转换机功能是在DSP机上用微代码来执行的。应该注意，到编码器的输入和从译码器的输出都是线性格式（由于A-Law压缩和膨胀块在正常工作中不使用，因而不是复合PCM）。
关于在FIFO一侧的数据运行路线，ADPCM模块与FIFO/B通道数据多路转换器相连。到译码器的输入和从编码器的输出都是四位脉冲。至于在codec一侧的数据运行路线，可参见图5中的声频路径的方框图。返回环路2和测试模式开关通过上面声频路径一codec部分讨论过的DSP控制寄存器来控制。
声频路径-双音发生器
一种能同时产生两种乐音的乐音发生器被用在本发明的实施例中。该发生器的输出可各个地加到发送和接收路径上，且幅值单独控制。在软件控制下，提供给相加点的发送和接收路径被抑制噪声，仅允许乐音输出。
参照图5，可以看到乐音发生器由一乐音1发生器块156、乐音2发生器块158、一接收路径乐音衰减器160以及一发送路径乐音衰减器162组成。
关于乐音2和乐音2发生器156、158到每一个这些发生器的接口由四个编程字节组成，其中，三个代表频率，一个代表幅值。写入乐音2的幅值寄存器将导致所有的8字节都装入DSP，从而改变乐音。在这同时开始产生乐音，乐音产生通过把零幅值写到所希望的幅值寄存器来结束（去关闭1，乐音1的幅值寄存器必须写入零幅值系数，接着写入乐音2幅值寄存器去触发所有8个寄存器的内容更新），两个乐音发生器156，158的每一个都独立地工作。
关于接收路径和发送路径衰减器160，162，两个乐音发生器156，158的输出在一起相加。合成的信号和通过两个衰减器156，158进入接收和发送语音路径。发送和接收语音信号在到达相加点通过它们拥有的可编程衰减器164，166。这就允许对发送路径和接收路径独立调整乐音/语音的相对水平。
在双音发生器模（块）中有十个用户可见寄存器，两个由4寄存器构成的组代表两个乐音发生器的频率和幅值，而另外，两个寄存器则控制发送乐音和接收乐音的衰减器。
声频通道-乐音响铃
乐音响铃（图3a和4中的元件98）能产生多个单频率序列方波乐音，该乐音在频率之间转换时最小的瞬变。乐音响铃功能不管codec/ADPCM84功能工作和不工作时都能工作。
软件将乐音响铃1编程到所希望的频率和幅值，然后启动所希望的声频路径。乐音响铃硬件由一乐音响铃频率寄存器、一乐音响铃幅值寄存器、一计数器/分频器以及一衰减器组成。当乐音响铃正在工作时又有新的频率被编程到乐音响铃寄存器，仅在周期边界上才能改变到新的频率。
在本发明的具体实施例中，乐音响铃98由一可编程8位多项计数器以及相关的控制逻辑组成。输入时钟是288KHZ，它的输出提供给位于声频接口模块上的乐音响铃输入缓冲器/衰减器。一个压时钟发生器模块上的控制位通过启动和停止时钟接通和关闭乐音响铃。该位也能使乐音响铃和缓冲器不工作。
系统控制-综述
现在参照图6，这里所描述的本发明的无绳电话应用中的系统控制功能由微控制器40、时钟发生器模块82、地址译码器模块76、中断控制器模块86、监视计时器/复位模块46、一并行端口模块168、一串行端口模块94（见图3a）、一键板扫描器功能模块88（见图3b）、一实时时钟模块74（见图3a）以及一电池电压检测器模块80（见图3a）一起完成。
在本发明的具体实施例中，一个具有先进微器件（AMD）公司的80C51产品的80C32T2元件和功能的8位微控制器已集成在一IC芯片上。然而，80C32T2也有一些功能没有在IC上实现。例如，80C32T2的振荡器功能由一时钟输入代替，80C32T2的复位发生器由一复位输入代替等。另外，外部地址选择信号（EA/）在内部被接到低电位即选择块外的ROM，除微控制器外，也提供附加的RAM以及一地址总线的信号分离形式。
系统控制-需求
在本发明的具体实施例中，在仿真模块工作期间，PSEN/插脚假设为高阻抗状态。
作为系统控制的一功能视图的一部分，现在讨论I/O端口的应用是适当的。因此，四个I/O端口的每一个在本发明的具体实施例中怎样应用在将下面描述。
关于端口“O”，其应用与受多路调制的地址/数据总线位7-0相联系。
端口“1”用作一般的I/O线。这些线由软件设置成具体的控制功能。端口1I/O线包括一弱上拉。禁止该弱上拉可通过把相应的端口控制寄存器（PCKB）设置为一适当的值来完成。在复位以后，端口2的弱上拉被启动。在仿真模块下，弱上拉被禁止，端口插脚转入高阻抗状态。
端口2用作地址线15-18。端口2I/O线包含一弱上拉。禁止弱上拉可通过把相应的端口控制寄存器位（PCRB）设置为适当值来完成。在复位以后，端口2的弱上拉被启动。在仿真模块下，弱上拉被禁止，且端口插脚转入高阻抗状态。
现在关于端口“3”，P3.0，P3.1，P3.3，P3.4，P3.5，P3.6，以及P3.7需要讨论。
P3.0既可用作微控制器串行端口的接收输入（RXD）又可作为通用的I/O插脚。P3.1既可用作微控制器中行端口的发送数据输出（TXD）又可作为通用的I/O插脚。P3.2在内部用作来自内部中断控制器（INT0/）的中断输入。P3.3可在内部用作来自内部中断控制器（INT1/）的中断输入。P3.4可用作内部计时器0时钟输入。该插脚在IC的外部不能使用。P3.5可用作为内部计时器1时钟输入。该插脚在IC的外部不能使用。P3.6是地址/数据总线的WR/选通脉冲。P3.7是地址/数据总线的RD选通脉冲。端口3I/O线包含一弱上拉。禁止该弱上拉可通过把相应的端口寄存器位（PCRB）设置为适当的值来完成。在复位之后，端口3的弱上拉被启动。在仿真模块下，弱上拉被禁止，端口插脚处于转入高阻抗状态。
现在讨论I/O缓冲器的装置。在本发明的具体实施例中，端口1，2，以及3的I/O缓冲器能通过软件控制来禁止P一通道弱上拉。该功能的必要性是当缓冲器由一外部信号低电平驱动时允许缓冲器去消除电流源。当我们回忆上述有关技术部分的说明时可知，本发明的实施例中禁止弱上拉的特征，可消除不必要的电源消耗的增长。AMD80C32T2缺少选择一种装置。在重新清零后，所有的端口1，2和3I/O的缓冲器靠一弱上拉来保持“高电位”。这种状态在功能上且与80C32T2微控制器相兼容的。为了禁止弱上拉，软件必须首先通过用相应的端口控制寄存器位配置端口的插脚使每一位被禁止。相应的端口控制寄存器位保留在与端口SFR位相同的地址。例如，端口1保留在SFR存储器位置90H。端口1控制寄存器的内容改变仅当PCFZG SFR的PCRA位被设定到“1”时进行。当PCRA位被清除时一个对端口SFR地址的操作会引起端口SFR内容的更新。
因为仅有端口1，2及3包含弱上拉，因而端口“0”不具备该特征。
下面的图表描述可在端口建立的各种不同组合。
端口控制寄存器位端口位功能（PCRB）00驱动－“0”输出，无上拉（80C51兼容）01驱动－“1”达2个周期，有弱上拉（80C51兼容）10驱动“0”输出，无上拉11仅供输入，（无上拉，高阻抗输入）
一旦通电，PCRA位被禁止，任何端口写入都会引起端口SFR数据更新。一旦PCFIG寄存器中的PCRA位被置位，则对每一端口位都可能使弱P-通道器件送断。在每一端口位均被适当地配置后，用户必须在写入端口之前清除PCRA位。
如果用户在弱通道器件被禁止后将它接通，端口插脚不能立即回到“1”。这种情况类似于80C51。即当一外部器件驱动输入信号为低电平、然后又允许该插脚“上浮”回到“1”电平。该信号的上升时间取决于插脚负载，可能会花几个微秒才回到稳定的“1”。
现在讨论本发明的具体实施例中的集成块上四周总线的接口。所有的用户可见寄存器和块内RAM都连接在微控制器的内部地址/数据总线上。为了减少功率消耗，该总线在访问程序存储器空间期间不改变它的状态。当IC工作在线仿真模块时，该节电特点是用不上的，因为块上四周总线将在对程序存储器空间访问期间会转换状态。
现在讨论本发明的具体实施例的块内RAM，80-C32T2有位于“内部数据RAM”空间中的256字节RAM。另外有1024字节的“块”RAM位于“外部数据RAM”空间中。所有1024字节的块由RAM均由时时钟的备用电源供电。备用的RAM至电压降到2.2电伏时能支持读写降到1.8伏时仍能保留数据。
现在讨论本发明的具体实施例中在关闭模块时的允许。如果IC处于关闭模块，并且微控制器是在闲置模块，则处理器中断屏蔽（TCON寄存器的位7.2，以及0）的情况将被忽略，允许响应INT0/和INT1中断。实际的TCON位并不改变，以防止IC在中断不进行时进入关闭模块时禁止中断。
应该明白，在本发明的具体实施例中，任时应当CPUCLK的速度被编程到小于9.216MHZ时，PSEN脉冲的长度将被缩短一个CPUCLK周期（也就是说，下降边延迟一个CPUCLK周期）。这就减少了由外部存储装置在CPUCLK速度下降时的功率消耗。
本领域的技术人员参照附图6会知道，ALEI/O插脚是由总通用输出位9多路调制的，该INT0/OUT以及INT1/OUT插脚则分别来自地址译码器模块的外I/O以及外RAM集成块选择输出多路调制。在线仿真模块期间，这些插脚总是提供ALE-OUT，INT0/，以及INT1/OUTPUT功能。在正常工作模式，ALE插脚既可是ALE OUT，也可是通用输出9。其选择可在地址译码器模块中进行编程。INT0/以及INT1/插脚在正常工作中总是用作芯片选择输出。
本领域的一般技术人员参照图6将进一步明白：一80C32T2的地址总线的分离形式可通过锁住地址的低位字节来建立，该低位字节提供给锁存地址LADDR7-0插脚，该地址是在ALE的下降边从A/D7-0总线取出并锁住的。在本发明的具体实施例中，当IC工作于线仿真模块时，将A/D7-0和ALE放到集成块上带来的延迟可由内部计时来说明。
为了说清楚图6所示的微控制器以及它在本发明的IC的实施例中作用，下面将简述每一插脚。
P0.7-P0.0是微控制器I/O端口0。这种端口提供多路调制的O7-0和A7-0总线。当IC复位时，这些插脚保持至弱高电平。在关闭模块，这些插脚既可保持较强的低电平又可保持较弱的高电平。在线仿真模式中，插脚是高阻抗。
P1.7-P1.0是微控制器I/O端口1。该端口提供与并引端口模块相连的8个通用I/O插脚。在关闭模式中，端口保持它们的原编程状态。在在线仿真模式，端口是高阻抗。
P2.7-P2.0是微控器I/O端口2。该端口提供地址总线的高8位（A15-8）。当IC复位或“关闭”时，插脚保持约高电平。在线仿真模式时，插脚是高电阻抗。
P3.7是微控制器I/O端口3.7。该插脚提供微控制器的RD/（读出低有效）选通脉冲。在线仿真模式时，插脚是高阻抗。在“关闭”或复位期间，该插脚保持弱高电平。
P3.6是微控制器I/O端口3.6，该插脚提供微控制器的WR/（写入低有效）脉冲。在线仿真模式下该插脚插脚为高阻抗。在“关闭”或复位时，插脚保持弱高电平。
P3.1是微控制器I/O端口3.1。该端口提供微控制器内部串行端口的发送数据输出。该插脚也能被用通用的I/O端口。在线仿真模块时，该插脚为高阻抗。在复位时，插脚保持弱高电平。在“关闭”时，插脚保持它的原编程状态。
P3.0是微控制器I/O端口3.0，该插脚提供微控制器的内部串行接收数据输入。该插脚也能被用作通用的I/O端口。在线仿真模式中，该插脚是高阻抗，在复位时，该插脚保持弱高电平。在关闭时，该插脚保持它的编程状态。
PSEN/是允许程序储存信号，当它有效时，在端口0和2的地址保存到即为代码空间的地址。在线仿真模式时，PSEN/置于高阻抗状态。在复位时，PSEN保持弱高电平，在关闭时该插脚保持强高电平。
ALE是允许地址锁存信号。该信号用来锁定APFO总线的地址。ALE在在线仿真模式中是高阻抗。在正常模式中，ALE是一由OUT9变路调制的输出。在关闭或复位时，该插脚保持强高电平。
锁定的地址LADDR7-0是地址锁存器的输出，提供给非多路调制的LA7-0总线，在复位、关闭以及在线仿真模式中，这些插脚被强电位驱动。
系统控制-一时钟发生器
时钟发生器82（见图3a）设有晶体管振荡器，电源模式控制，模块启动控制，以及IC用的时钟分频器。
当IC处于关闭模式时，18.432MHZ的振荡器（例如，图2中的振荡器72）以及所有的来自它的时钟停止。所有的模块停止工作除了实时时钟74。所有的模拟插脚处在关闭状态，也就是说与IC复位时的状态相同。
通过在关闭/微控制器时钟控制寄存器中某一位的置位，可使IC处在关闭模式中。在该位被置“1”后，振荡器72继续工作3.56-7.12毫秒，以便软件将它本身设置到闲置模式，然后，所有的时钟包括CPUCLK被停止，在本发明的具体实施例中，如果在该位置“1”后和CPU时钟停止前接收到一中断则IC结束其关闭周期。
继续讨论本发明的具体实施例，对关闭/微控制器时钟控制寄存器的访问受到一联锁机构的保护，以便减少由于软件问题而引起的偶然时钟停止的危险。该机构要求软件先写入到一专门的存取控制寄存器中，然后再写入关闭/微控制器时钟控制寄存器，该双重写入程序必须在时钟速度控制寄存器更新前做两次。
唤醒来自复位，键板扫描器88的任何按键指示，实时时钟中断（所果在真时间时钟74内不被代码），或任何非屏蔽中断。
当IC脱离关闭模式时，振荡器被重新启动。需要振荡器大约3.56毫秒的延迟才能达到稳定。在这一延迟之后，微控制器44和监视计时器46的时钟被重新启动。微控制器时钟以先前编程的速率重新启动。
当IC处在关闭状态时，键板的按下任何键中断和实时时钟中断均处于允许状态，即使相关的中断允许位已被清除，或者说该中断处在禁止状态。实际的中断工作位是不变化的，而且，应该注意到，在本发明的具体实施例中实时时钟中断仍然可以在实时时钟模块74内将其屏蔽。
真正使用的微控制器时钟有一具有18.432MHZ的输入的可编程分频器。可编程比率分为2，4，8，16，32，64，128和256等种。当IC脱离关闭模式时，CPU时钟到控制寄存器中编程的速度。CPUCLK可通过将IC置于关闭模式来关闭。
当时钟速度改变时，完成到新频率的变换不会违反对80C32CT2或其它这类产品的数据页时序说明。
该微控制器时钟也有一可选用的自动加速模式，如果该自动加速选择被选定，所有的中断迫使微控制器时钟分频器工作可“被2除”的状态。在时钟被加速后，它将保持二分频的频率，直到其速度被重新编程到一个较低的值。在频率转换点上不允许有任何反规定的短脉冲。
一旦微控制器发出命令，进入关闭状态，处理器时钟在停止前继续工作3.56和7.12毫秒之间的时间。
每一模块的时钟由发生器模块82提供。同时提供控制位，以允许用软件接通和切断具体的模块。当一模块被切断，它的时钟被停止并且保持低电位。
串行端口94支持288KHZ，144KHZ，以及36KHZ的数据率。提供给串行端口模块的时钟由时钟发生器模块82向下分割为所需的数据率。时钟速率通过串行端口定时控制寄存器选择。该串行端口模及其时钟由一模块启动控制寄存器0启动，当该模块被停止时，该时钟停止在低电位。
图7是时钟发生器模块的方框图。正如图7所表示的，该时钟发生器模块直接或间接时包括振荡器70，关闭模式控制逻辑170，微控制器时钟控逻辑172，模块启动174，以及一模块时钟分频器176。这些元件的每一个都分别在下面的单独节中进一步描述。
振荡器70被指定工作在18.432MHZ，它采用一并联谐振式石英晶体管。需要一起动电容器，在具体地实施例中将以电容量减至最小以节约能源。
关闭模式微控制器时钟控制逻辑170、172控制进入关闭、微控制器时钟频率以及自动加速。
关于模块启动控制174，用于接通和断开IC内的指定模块的寄存器位均设在时钟发生器模块82中。这些位也停止输出时钟到它们相应的模块。
模块时钟分频器逻辑176是一用于产生每个模块所要求的时钟频率的分频器链。
时钟发生器模块82有三个插脚。插脚MCLKXTAL1是主时钟晶体扦脚1。该插脚用于输入位在振荡器70的输入侧。振荡器70设计成或者以一并联谐振晶体或者以外部逻辑电平输入来工作。MCLX XTAL2插脚是主时钟晶体插脚2。该插脚用于输出，处在振荡器70的输出侧，如果使用晶体，该插脚即与该晶体相连。如果使用一外部逻辑电平信号，该插脚空着不连接。CPUCLKOUT插脚与提供给微控制器40的相同时钟相连。该输出也能被送出集成块以外。在在线仿真模式中，CPUCLKOUT总是工作后的，当IC工作于在线仿真模式，该时钟则由来自并行I/O端口模块的CSOUT2/信号多路调制。该多路调制器控制是位于地址译码器模块76（见图3b）之中的。在复位时，该插脚默认具有CSOUT2/功能，并且保持高电平。在关闭时，如果该扦脚对CPUCLK操作编程，则它保持低电平。
实施例的时钟控制器模块82包含下列可编程寄存器；一关闭／微控制器时钟控制器寄存器；一关闭／微控制器时钟存取寄存器；一保护寄存器；一模块启动控制寄存器1；一模块启动控制寄存器2；以及一串行端口定时控制寄存器。
系统控制－地址译码器
所有内部寄存器以及块内RAM的地址和三个外部芯片选择信号均由地址译码器模块76译码。启动信号（触发信号）在内部寄存器或块内RAM由微控制器存取时产生。块选择输出是在外部RAM空间或两个外部I／O空间中的一个被存取时产生。
实施例的地址译码器模块76包括一CSOUTO/插脚，－CSOUT02/扦脚以及－CSOUT2/插脚，CSOUT／插脚带有一由INTO/OUT信号多路调制过的信号。当IC不在工作于在线仿真模式时该插脚也提供芯片选择功能。当高一外部I／O1空间执行一条MOVX指令时，CSOUT0／信号有效（低电平）。在复位或关闭时，该插脚保持为高低位。CSOUT1／插脚上带有一由INT1／OUT信号多路调制过的信号。该插脚也在IC不在在线仿真模式时提供块选择功能。当向外部RAM空间执行一条MOVX指令时，启动（低）。CSOUT2／信号有效（低电平）。指令在复位或关闭时该插脚保持较高电平，CSOUT2／键如果有一由CPUCLKOUT信号多路调制过的信号。当IC不工作在线仿真模式且芯片选择控制寄存器中CSOUR2／允许位已经置“1”时提供芯片选择功能。CSOUT2／信号有效 （低电平）。复位时，该插脚保持高电位，如果该插脚为CSOUT2／模式编程，则在关闭时它保持高电位。
前面所述的芯片选择控制寄存器是地址译码器模块76中的用户可见寄存器。
注意实施例中的地址译码器模块76包括一地址锁定器和一相连的插脚。该地址锁定器提供低8倍地址（LADDR7－6）的锁定形式。锁定的地址总线（LADDR7－0）插脚在IC正常、关闭或三线工作模式时都是输出。当IC是在关闭模式时，这些插脚在进入关闭之前由最后的值作强驱动。该输出在ALE的下降沿发生变化。
系统控制－中断控制器
中断控制器86收集来自2C的内部和外部的各种源的中断请求，并且产生一给微控制器40（INT0／和INT1）的中断。
本发明的具体实施例的中断系统具有多级结构，包括中断原因和状态寄存器、一局部屏蔽，一局部中断源寄存器；一主中断屏蔽寄存器；以及一主中断源寄存器。这些元件的每一个将在下面的各节中逐一讨论。
关于中断原因和状态寄存器，中断原因形成最低级中断，且局部于每一模块。这些原因可能是插脚输入，数据缓冲器为“空”或“满”等情况，以及诸如此类的原因。这些原因被记在“状态寄存器”中。当状态寄存器由软件读出时总是返回原因信号的当前状态（例如，在一输入插脚上的当前逻辑电平），在状态寄存器中的位不受中断屏蔽影响。
现在讨论局部屏蔽，原因信号来自一中断屏蔽寄存器中的相关屏蔽信号相“与”。这些与门的输出连接到“局部中断源寄存器”。屏蔽寄存器设置在包含相联的原因信号的模块中。
局部中断源寄存器由软件使用以确定中断的原因。在中断源寄存器中的各“位”可由屏蔽的原因信号上升沿，下除沿或者同时由两个边（沿）来置位。在中断源寄存器中的各位是各不相关地清除的。一般地说，每一位都要当软件响应该原因后才被清除。这种响应可能读出一个接收缓冲器，读出一输入端状态寄存器，或其它等等。寄存器的各位输出相或，即产生一中断请求信号。该信号被发送到中断控制器模块，该源寄存器设在包含相关的原因信号的模块中。
关于主中断屏蔽寄存器，中断请求信号是来自主中断屏蔽寄
存器（们于中断控制器模块86中）的相关屏蔽信号“与”。这些“与”门的输出与一“主中断源寄存器”相连。
主中断源寄存器由软件使用以便确定中断的原因。中断源寄存器中的各位代表中断请求信号的逻辑级，假使它们未被屏蔽，一般地说，每一中断请求在软件对具体的中断原因响应时才被清除。主中断源寄存器的输出相“或”，被送到微控制器。
图8表示中断控制器86的结构。来自逻辑模块96（见图3a），外部中断输入（象钩开关/锁位），串行I/O94，并行I/O（参见图13及相应的讨论），键板扫描器88，以及实时时钟寄存器74的中断请求送给两个主中断源寄存器178，180。主中断屏蔽功能以主屏蔽寄存器0 182和一主屏蔽寄存器1 184的形式在微控制器中提供。
下面仅通过例子的方式，列出无绳电话应用中具体实施例。中断原因表：
中断起因 置位／清除
D通道接收 置位：接受缓冲器包含6位数据；
清除：当接受缓冲器被读出时
D通道接受误差 置位：在接收的D通道数据中检测出误差
清除：D通道状态寄存器被读出
D通道发送 置位：发送缓冲器排空
清除：当发送缓冲器加载时
SI／O 接收 置位：接收缓冲器已满
清除：读出接收缓冲器
SI／O发送 置位：发送缓冲器已空
清除：当发送缓冲器已装入数据
置位：RTC源寄存器中的定时器位置位
RTC定时器 （且未屏蔽）
清除：读出RTC源寄存器
中断原因 置位／清除
RTC报警 置位：在RTC源寄存器中报警位置位（且
未屏蔽）
清除：读RTC源寄存器
RTC更新结束 置位：在RTC源寄存器中更新结束位置位
（且未屏蔽）
清除：读RTC源寄存器
PI／O P1.0-P1.1 置位：未屏蔽端口1插脚的编程边
清除：读PI／O中断源寄存器
PI／O P1.2-P1.3 置位：未屏蔽的端口1插脚编程边
清除：读PI／O中断源寄存器
PI／O P1.4-P1.7 置位：未屏蔽的端口1插脚的编程边
清除：读PI／O中断源寄存器2
键板状态 置位：键板状态寄存器内容有改变
清除：读出键板状态位寄存器
键板按下了任何键 置位：当IC在关闭模时有键封闭
清除：读出主中断源寄存器1
置位：外部中断输入插脚的任何转换
外部中断输入1、2及3 （正常用作为送受话器开关，合成器
锁定，以及调制器锁定）
清除：读出指示的外部中断状态寄存器 每一输入有一寄存器）
CHM 置位：CHM信号的上升沿
清除：读出CHM／sync源寄存器
SYNC 置位：sync信号的上升沿
清除：读CHM／sync源寄存器
SYNC－D 置位：sync-D信号的上升沿
清除：读出CHM／sync源寄存器
中断原因 置位／清除
SYNC－D 置位：sync-D信号上升沿
清除：读CHM／Sync源寄存器
Sync错误 置位：sync错误信号上升沿
清除：读出 CHM／Sync源寄存器
图9表示处理来自逻辑模块96的中断原因信号所需的状态，屏蔽，以及源寄存器的结构。
中断控制器模块86包括七个用户可存取寄存器：一主中断寄存器O186;一主中断屏蔽寄存器O188;一主中断源寄存器1190;一主中断屏蔽寄存器1192;一D-通道状态寄存器194;一CHM/sync屏蔽寄存器196;以及一CHM/sync中断源寄存器198。
中断控制器86包括一INT0/OUT插脚，以及一INT2/OUT插脚。INT0/OUT信号从中断控制器86输出到微控制器40。它是通过INT0/OUT插脚送出块外的。它仅在在线仿真模式中使用。当IC不工作在线仿真模式时，该插脚用于芯片选择零（CSOUT0）输出，INT1/OUT插脚带有从中断控制器86输出到微控制器40的一个信号。它通过INT1/OUT插脚送到集成块外。它仅用于在线仿真模式中。当IC不工作于在线仿真模式时，该插脚用作芯片选择一CSOUT1）输出。
主中断控制器模块的用户可存取寄存器包括;主中断源寄存器0186;主中断源寄存器1190;主中断源屏蔽寄存器0188;主中断屏蔽寄存器1192;D通道状态寄存器;CHM/sync中断源寄存器198;以及CHM/sync屏蔽寄存器196。
系统控制-监视计时器/复位
监视计时器46检测微控制器软件是否被提起或失去，并且产生一对IC以及系统其余元件的硬件复位的信号。如果一内部计时器每过两秒不被清除，则一硬件复位信号被产生。该计数器是通过微控制器40用一内部监视键寄存器写入一个专门的代码序列来清除的。应该注意到，监视计时器46在关闭或在线仿真模式中不工作。
图10是监视计时器和复位输出装置的状态图。
如果监视计时器46暂停计时，它会在RESET/（低电位有效）上产生一1.78ms的脉冲。IC内部的硬件也会因监视计时器暂停计时而复位。其结果与激活RESET/插脚是同样的。暂停的值接近1.78秒。一个专门的键序列必须在复位后的1.78秒内以及在先前更新的1.78秒内写入到前述的内部监视键寄存器中。
键序列是一从复位开始的两步骤功能。监视计时器46在步骤1起动，等待向监视键寄存器写入。如果被写入到监视键寄存器中的值是除A5H之外的任何值，则一“系统复位”产生（正好似乎最后的计时已完成）。如果该写入值是A5H，则步骤2被进入。在步骤2，监视计时器46等待复位，且重新进入步骤1，如果写入的不是A5H，也产生系统复位。
图11表示用在本发明的具体实施例中的监视计时器的结构示意图。
该计时器链包括一个两秒计时数器200以及一两毫秒脉冲发生器202。一1KHZ时钟从时钟发生器模块82中接收，且送到停止控制块。时钟输出信号送到两个毫秒脉冲发生器202和两秒计数器200。两秒计数器200的最终计时输出送到脉冲发生器202以便初始化两毫秒脉冲发生。
监视键装置包括一用户可见寄存器204以及一状态机206。用户可见寄存器204被软件周期性地写入以便表示软件在正常工作。状态机206验证寄存器是否被正确地更新，如一切很好，则产生一清除选通脉冲给两秒计数器200，如果寄存器更新不正确，则产生一误差选通脉冲给两毫秒计数器202。
监视键寄存器204是软件清除监视计时器46时的存取点。它包括需要两次写入的序列清除计时器46，在本发明的具体实施例中，该序列必须每两秒完成一次，以防止发生系统复位。
系统控制-并行端口
实施例的并行I/O端口包括微控制器端口1的中断结构，一11位通用的输出锁存器，2个三水平输入插脚，以及3个外部中断输入。微控制器端口3中的RxD和TxD插脚也能作为通用的I/O端口工作。这些端口的组成下面接着描述。
关于微控制器端口P1.0-P1.7，可屏蔽的中断在每一插脚的边沿用编程产生。在本发明的具体实施例中，为了报告中断，这些插脚被分成三个单独的中断源寄存器，一个用于P1.7-4，一个用一P1.3-2，以及一个用于P1.1-0。
通用的输出有11个，通过通用的输出寄存器0和1来编程。所有的输出都默认为高电位。
两个三水平输入单个插脚能报告三种输入状态，高，低，或开路。典型应用是拨号式选择和工厂测试模式选择，另外，正如上面所详细讨论的，三水平IN1可用来选择三线仿真模式。
至于外部中断输入，设有三个输入插脚，能同时在上升沿和下降沿产生中断请求信号。这些插脚可被用作送受话器开关，通道合成器锁定，以及调制解调器合成器锁定的输入。
从功能上讲，所有8个端口1插脚，当编程作为输入时，能在电压转换边上产生可屏蔽的中断。中断功能且在与微控制器分开的硬件中完成的。图12表示中断功能的基本结构。
参照图12，输出锁存器提供11个通用的输出插脚来控制外部功能。这是一简单的寄存器对（一个位和一个4位），它们位于微控制器的数据总线上。当一位在一个寄存器中被软件置位时，与之相应的输出插脚也被置“1”。当该位被清除时，该插脚也被清除。所有11个为通用输出中的一个输出提供默认状态的插脚，默认电位都是高电位。
除去键板（OUT6，7）以及三水平输入（OUT10）的插脚外，所有其它插脚的多路调制控制位于它们的功能发源模块中，而是在并行端口模块（指定为图12中的序号208）中。键板和三水平的多路调制由通用输出寄存器1控制。
当并行I/O端口被禁止工作时，通过一位于时钟发生器模块82中的模块启动控制寄存器0，所有的通用输出插脚均处于一高阻抗状态。
继续参照图12，它有两个插脚时检测不同的输入状态：高，低，以及开路或不连接。输入的状态记录在一外部中断状态寄存器中。这些插脚不产生中断请求。在复位插脚不激活时三水平IN1键主要用来选择IC的工作模式。在本发明的稍有变化的实施例中三水平IN1插脚能用作为一通用的输入，但此时必须特别因为一旦复位便能引起IC进入三线仿真模式。
仍然进一步参照图12，被提供在转换向上升沿和下降沿上产生中断请求。每一输入插脚的状态记录在一单个的一位寄存器中。如果一个插脚从它的状态寄存器最后一次被读出或复位后一个插脚改变了状态，则一中断请求将被锁存，且发送到中断控制器模块中。读出该源寄存器将清除锁存器，同时清除中断请求。
总之，在图12中，可以看到，11个输出分别由它们在通用输出控制寄存器0和2中的相应位来独立地控制。进而，这些输入插脚在读出时由上拉和下拉电阻器拉到电源的中点（Vcc/2）。这些插脚的每一个都连到一对分开的比较器。其中一个比较器被编置成当输入为高时在输出端产生高电平，另一个比较器被编置成输入为低时在输出端产生低电平。如果输入开路，则两个比较器均输出一低电平状态。再进一步，可以看到，插脚逻辑应该设计成在插脚的状态来被评价时使上拉和下拉电阻不工作。这是一个节电特征。外部输入的最大电阻相对Vcc或Vss是50Ω（当输入是高或低时），最大电容是50PF。
现在参照图13，它表示一外部中断输入结构的更详细的示意图。可以看到，该结构包括三个输入插脚220，222，224，三个状态寄存器226，228，230以及三个转换检测锁存器232，234，236。
有三个外部中断输入状态寄存器226，228，230，它们是一位寄存器，记录外部中断输入插脚220，222，224的字前状态。状态位随插脚的变化而变化。读出其中一个寄存器可清除相应的移位检测器锁存器232，23，236。每一锁存器232，234，236的输出送到中断控制器模块86中，在这里，它与中断允许位相“与”。
系统控制-串行端口
串行接口是四个串行通道的组合。在本发明的具体实施例中，这些通道提供通信给频率合成器、LCD控制器、EEPROM以及一PCMcodec测试设备。一个由发送、接收和时钟逻辑组成的电路被用来支持合成器LCD，EEPROM，以及PCM接口（见图14，其中发送、接收和时钟逻辑一般分别指序号240，242和246）。这种硬件组合也称为SI/O接口。
关于实施例的合成器接口，可以看到，在IC和合成器块例如一MB1501合成器块之间的通讯联系是单向的通信仅从IC到合成器。
关于实施例的LCD接口，一串行接口用作在芯片上微控制器的一NECμPD7225LCD控制器IC之类的集成块之间的通信。它也是一单向接口，即通信联系仅从IC到LCD控制器。
具体结构的EEPROM接口是双向的，且与支持National、通用仪器及Exel接口的8位以及16位装置兼容。另外，还需支持能压时钟的下降边上输出数据的器件。这样，为了各种不同的装置兼容，该端口可通过编程在下降沿或上升沿接收数据。
关于具体结构的PCM测试端口，可以用软件建立两种专门模式，将串行端口转变成一codec或ADPCM代码转换机的测试端口。在codec测试模式中，Data In插脚变成64kbps codec接收输入，Data Out插脚变成64Kbps codec发送输出，以及“时钟”插脚变成一选通的512KHZ PCM数据时钟输出（帧率为8KHZ的8周期脉冲串）。在ADPCM测试模中，Data In插脚变成64kbps ADPCM发送输入（PCM数据输入），Data Out插脚变成64kbps ADPCM接收输出（PCM数据输出），以及“时钟”插脚变成512KHZ PCM数据时钟输出（帧率为8KHZ的8位脉冲串）。64KHZ数据时钟必须同步到8KHZ的帧率同步（sync）。
实际结构的PCM测试端口不使用串行I/O端口的发送缓冲器，接收缓冲器，或者时钟发生器。声频路径逻辑提供时钟和一串行发送的“位”流，并且以串行形式接收接收数据。换句话说，PCM测试功能使用串行I/O端口插脚，但是，支持时钟发生、时钟同步、串行列并行以及并行转换的逻辑则是在声频路径逻辑内处理的。
系统控制-键板扫描器
具体实施例的键板扫描器有支持达到36个键的键板的能力。该键板扫描器以两种模式工作：1）活动检测，以及2）正常。
在活动检测模式中，不必要去确定哪一个键被压，仅要知道经有一个键被压。这就允许IC在用户压一键时从关闭模中唤醒。一当IC处于关闭模式时如果检测到键板的活动，即有一输出产生送到时钟发生器模块82。
在正常模式中，所有的键的身份被确定和报告。去掉按键时的跳动是用户软件的责任。当活动被检测，例如当一个键被关闭时，一中断被产生。通常，用户通过将键板中断屏蔽，设定一微控制器计时器（去跳动时间通常是4到16毫秒）以及从中断中返回等步骤来对中断响应。当上述计时器终止时，中断产生。这就引起用户去读出一键板状态寄存器，在此时，它包含所压的键的稳定身份。该状态包括一“无一键按下”码（000000），“多个键按下”码（0XXXXXX1），以及对每一个键的代码（ORRRCCCO）;其中，R＝行码，C＝列码，以及X＝任意值。
图15表示一键板扫描器的方框图。该模块包括扫描器单元250以及键板状态寄存器252。
扫描器250包含阵和列输入插脚以及比较器，以及一检测没有键按下、多个键按下以及任一键按下的状态的逻辑块254。
状态逻辑将来自扫描器的输入格式化，并且发送该状态给用户。更具体地，键板状态逻辑包括下列：
输入：·6行比较器输出
·6列比较器输出
·没有键按下输出
·多个键按下输出
·微控制器读出选通脉冲
·微控制器数据总线
·来自地址译码器模块寄存器选择脉冲
输出·当寄存器由地址译码器模块存取时
它驱动内部数据总线
·不管寄存器的值什么时候改变
一中断请求总会产生，该中断请求连到中断控制器。
译码器·该6行和6列信号被编码成两个三位字（八进制到二进制编码）。这与没有键按下以及多个键按下指示合成去构成一七位字，寄存器的位7总是零。
系统控制-实时时钟
一实时时钟设置在实施例的IC中。该时钟74（见图3a）在IC有电时从正常的IC电源工作，而在IC无电时从备用电源供电工作。32.768KHZ的晶体与实时时钟相连。另外，提供-1K位的RAM方块。该“块”内RAM除了它从实时时钟的“BATTIN”插脚取得电源之外，实际上独立于实时时钟。
图16表示具体结构的实时时钟模块74的方框图。
系统控制-电池电平检测器
具体结构的IC包括一在2.7到5.5伏特范围提供供电电源（例如，电池）的数字表示值的机构。
从功能上讲，电池电压监视电路将Vcc插脚上的电压与一内阈值电压相比较。如果Vcc在阀值之上，则比较器输出高电平。如果Vcc在阈值之下，比较器输出低电平。在本发明的具体实施例中，内阈值电压通过一4位码从2.7V到5.24V来编程，精确度±5%。
图17是具体结构的电池电平检测器输出的方框图。
CT2
根据本发明的技术设置的IC的CT2部分包括下列步骤：FIFUS90，-B/D通道端口（见图3b），一发送调制解调器100，一RSSIA/D转换器92，以及一逻辑模块96。
在本发明的具体实施例中，两个单向FIFUS260，262设置在ADPCM块84，B通道I/O264 264和帧格式器（Formattor）96之间，其中一个是在发送方向，另一个是在接受方向262（见图10），这些FIFUS在72kbps的无线电脉冲串传送率和不变的32kbpsADPCM，B通道传送率之间进行弹性储存。FIFUS从帧格式器（Formator）96来看是串行的，而从ADPCM块84来看为4值宽，这是由于ADPCM工作在本字节上。
具体结构的FIFO模块90根据来自逻辑模块96的（具体地是一个PLL1152）的1.152MHZ时钟或者来自时钟发生器模块82的固定的1.152MHZ时钟建立512KHZ，32KHZ，以及8KHZ时钟。
具体结构的B/D通道I/O端口模块264提供6个I/O插脚，它们被多路调制后提供下面四个分开的功能：一B通道I/O端口，包括密码变换;一D通道I/O端口;一单个发送（Tx调制器I/O）;以及6个通用的输出端口。
发送调制器100接收来自CT2逻辑模块96的串行数据。并且将它转变成一对正交的单终点（single-ended）模拟输出信号在本发明的具体实施例中产生的输出在外部与中断（IF）载波混合。并一起得到所需的频率调制信号。
图19表示调制器100的方框图。模块100的核心为一加锁ROM270，它由一依赖于与数据的状态机地址发生器272来寻址，后随系列同步锁定器274。由缓冲器跟随的两个相同的6位+符号DAC驱动模拟输出。
正如在相关的多个申请中所详细描述的，在本发明的实施例中提供一测试模式，以简化频谱测量。
接收信号强度表示（RSSI）模块92提供一射频（RF）接收信号电平的数字表示值，从功能上讲，RSSIA/D转换器的电流一电压变换、输入范围、以及微处理器存取是值得一提的。关于电流-电压转换，一外部FSK解调器产生一电流与接收的信号强度成比例的模拟信号，该输出电流在一外部电阻中中止以将它变成电压，关于输入范围，A/D转换器的输入范围主要是由输入比较器的共模电压波动来确定的，最后，关于微处理器存取，为了进行A/D转换，必须被启动工作（例如，通过时钟发生器模块的模块启动控制寄存器中的一位），并且请求转换。请求可能软件做出。
下面一般地讨论模块96，它设有一帧控制器，其中包括一接收时恢复，一帧计时发生器，一sync通道处理器，一B通道处理器，一D通道处理器以及一调制解调器计时调节装置。
图20是帧控制器的方框图，它包括一接收计时恢复、帧计时发生器、sync通道处理器、B通道处理器、D通道处理器。
关于接收计时恢复功能块，它产生来自接收数据（Rx数据）的位同步计时信号并送到各种功能块。
SYN通道处理接收来自接收时钟发生器DPLC的脉冲信号串和PLLed的时钟，并向帧计时发生器和CPU送出接收的sync信息。它也接收来自帧计时发生器的发送计时，脉冲传送来自B通道处理器和D通道处理器的数据，并且它产生一脉冲串发送信号。
当系统正在接收一信号时，帧计时发生器接收从syn通道处理器接收到的同步信息，并且提所有需要那些信息的接收和发送计时脉冲以通道处理器，D通道处理器，发送部分的SYN通道处理器调制解调器计时调节装置以及任何其它的块。
在调制解调器和其RF部分发送和接收一来自调制解调器的参改信号时，用来测量它们的延迟。
根据上面所述，本领域的技术人员现在可完全明白本发明所作的改进。他们也应该明白：所述IC和无绳电话的价值和优点。实际上在这里所做的每一点上，更详细的讨论可在上述列出的相关申请中找到。尽管这些细节对技术人员去实施本发明或去理解它的最佳实施方式是不必要的。但是这些细节对他们是有用的，他们可能希望参考它们。
很明显，根据本发明的思路作各种调整和变化是可能的。因此，在所附权利要求书的范围内，本发明可用不同于以上具体描述的实施例来实现。