本发明涉及半导体存储器阵列，并具体涉及其字线器件。 因为已把较高组装密度的存储器单元引进半导体存储器件，存储器件电路的设计布局也随之而采用越来越小的尺寸。
为解决由存储器单元的高密度组装所引起的各种问题，必须改进半导体存储器件及其操作以降低总功耗。
为了在有限的面积内达到存储器件的更有效布局，必须重视在存储器件中元件的完备阵列。具体地说，因为具有较多存储器单元和较高组装密度的集成电路存储器件比存储器单元较少的集成电路存储器件含有更多的译码器，所以使在高组装密度存储器件中分立元件的布局变得困难。
通常，在已知的半导体存储器件中，字线驱动器用来驱动由行地址译码器所选定的字线。在附图的图1中，示意性地示出在一种普通半导体存储器阵列中的字线驱动器。图1中所示出的存储器阵列包括：多条位线BL0至BLk（每对位线连接到各自的读出放大器SA），多条横过所述位线排列的字线WL1至WLn，多个排成行和列的存储器单元，以及多个字线驱动器1。每个字线驱动器和若干条字线相联。耦合到行地址译码器2的字线驱动器全部排列在存储器阵列的一侧。在下文称之为字线驱动器节距的、在平行于位线方向上每单位距离字线驱动器最多个数取决于每个字线驱动器所占地面积。由于每个字线驱动器是接到固定条数的位线上，因此，要增大存储器单元的组装密度就需要减小每对位线之间的间隔，以及增大字线驱动器的节距。每个字线驱动器所占面积也需要相应的减小，这使带来存储器阵列布线图案方面的复杂性的困难。
本发明的最佳实施例目的在于提供一种半导体存储器阵列布局方面改进的设计裕度。
按照本发明的第一方面，所提供的半导体存储器阵列包含：多个存储器单元，多条字线和多个字线驱动器，所述字线驱动器被分成第一和第二套，其中，把所述第一套安排在所述存储器阵列的一侧，而把所述第二套安排在所述存储器阵列的另一侧上。
最好把每个字线驱动器连接到所述多条字线上。
所述字线驱动器数最好为2n，而与每个所述字线驱动器对应的所述字线数最好为2k，此处，n和k各为整数，n大于零且大于k。
所述第一套所含字线驱动器，数量最好等于所述第二套中的字线驱动器数。
所述半导体存储器阵列最好还包含一个为激励所述字线驱动器而配置的行译码器。
所述行译码器数最好等于所述字线驱动器数，并把每个所述字线驱动器指定给各自的所述行译码器。
最好把行译码器安排在存储器阵列的一侧或多侧。
该半导体存储器阵列可含有多个所述行译码器，这些译码器被分成安排在所述存储器阵列一侧的第一组和安排在所述存储器阵列另一侧上的第二组。
按照本发明的另一种方面，所提供的半导体存储器阵列包含：多个仅安排在所述存储器阵列所述一侧的所述行译码器，在该存储器阵列的所述另一侧上的所述字线驱动器借助始自行译码器输出侧的平行于所述字线方向排列的线路进行驱动。
本发明包括装在如上所述半导体存储器阵列的半导体存储器件。
为了对本发明更好的理解并说明如何实现本发明，下面通过实例参照附图2加以说明，图2示出按照本发明的最佳实施例具有交指型字线结构的半导体存储器阵列。
参照图2，存储器阵列的一个区域包括：多条位线BL0至BLk、每对位线连接到各自的读出放大器SA，多条横过所述位线排列的字线WL、多个排成行和列的存储器单元，以及多个字线驱动器10。把相应的字线驱动器10交替地安排在存储器阵列的上侧和下侧并连接到各字线。总数一半的字线驱动器被安排在存储器阵列的一侧，而另一半则被安排在存储器阵列相对的另一侧。如果存储器阵列中字线数是2n，则每个字线驱动器所使用的字线数是2k（此处n＞k≥0，且n，k均为整数）。安排在存储器阵列一侧的字线驱动器数是字线驱动器总数的一半。
在该最佳实施例中，已描述了字线驱动器的排列方法。也可将该排列方法应用于存储器的其他元件。例如，可将相应的行地址译码器20安排在如上排列的相应字线驱动器的上方或邻接处。
在另一实例中，可将行地址译码器以类似于普通行地址译码器阵列的布局形式仅安排在存储器阵列的一侧。在这种情况下，可将字线驱动器安排在存储器阵列上相对于行地址译码器的另一侧，并借助始自行地址译码器输出侧的平行于字线方向的线路进行驱动。
如上所述，本发明的最佳实施例可具有如下特征，即通过有效地增大字线驱动器的节距，总的来说可在存储器单元的布局和存储器阵列或器件的布局方面增大设计裕度。
尽管此中已例示并描述了本发明最佳实施例的特定结构和过程，但并不意味着使本发明局限于所公开的元件和结构。对熟悉本行技术的人将容易地考虑到在不违背本发明的范围和精神的原则下是可以使用特定的元件或子结构的。
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本发明并不局限于前述实施例的细节。本发明扩展到在本申请书中所公开的特征（包括所附权利要求、摘要和附图）的任一新的一种特征，或任一新的组合，或扩展到如此公开的任一方面或工艺步骤的任一新步骤，或任一新的组合。