移位寄存器单元、栅极驱动电路、数据驱动电路及显示器.pdf

本发明公开了一种移位寄存器单元、栅极驱动电路、数据驱动电路及显示器，其中移位寄存器单元包括：第一信号输入端，第二信号输入端，第一时钟信号输入端，下拉控制信号输入端，信号输出端（VOUT），输入模块（21），驱动模块（22），驱动控制端下拉延迟模块（23），时钟馈通抑制模块（25）和低电平维持模块（24）。本申请通过延长移位寄存器单元中驱动控制端的放电时间，使得信号输出端可以通过驱动模块中的充电晶体管快速放电，并通过抑制时钟馈通抑制模块中的晶体管的漏电，提高了电路的工作速度和集成化程度。

权利要求书一种移位寄存器单元，其特征在于，包括：
第一信号输入端，用于接收第一脉冲信号（VI1）；
第二信号输入端，用于接收第二脉冲信号（VI2）；
第一时钟信号输入端，用于接收第一时钟信号（VA）；
下拉控制信号输入端，用于接收下拉控制信号；
信号输出端（VOUT），用于输出脉冲驱动信号；
驱动模块（22），所述驱动模块（22）连接在第一时钟信号输入端和信号输出端（VOUT）之间，在其驱动控制端（Q）获得驱动电压后，将第一时钟信号（VA）传送到信号输出端（VOUT），当所述第一时钟信号（VA）为高电平时，驱动模块（22）对所述信号输出端（VOUT）充电；当第一时钟信号（VA）为低电平时，驱动模块（22）对信号输出端（VOUT）放电；
输入模块（21），所述输入模块（21）连接在第一信号输入端和驱动模块（22）的驱动控制端（Q）之间，用于从所述第一信号输入端接收第一脉冲信号（VI1），给所述驱动模块（22）的驱动控制端（Q）提供驱动电压；
驱动控制端下拉延迟模块（23），所述驱动控制端下拉延迟模块（23）连接在信号输出端（VOUT）和驱动模块（22）的驱动控制端（Q）之间，其控制端输入下拉控制信号，用于在移位寄存器单元的下拉阶段，在所述下拉控制信号的控制下将所述驱动控制端（Q）耦合至信号输出端（VOUT）；
时钟馈通抑制模块（25），所述时钟馈通抑制模块（25）连接在驱动模块（22）的驱动控制端（Q）之间和信号输出端（VOUT）之间，用于在移位寄存器单元的非选通阶段，当第一时钟信号（VA）为高电平时释放所述驱动控制端（Q）的耦合电荷至信号输出端（VOUT）；
低电平维持模块（24），连接在信号输出端（VOUT）和低电位源之间（VSS），用于在移位寄存器单元处于非选通阶段时，将所述信号输出端（VOUT）耦合到低电位源（VSS）；所述低电平维持模块（24）包括低电平维持控制端（P），用于产生低电平维持信号；
所述下拉控制信号为第二时钟信号（VB）或前一级移位寄存器单元输出的低电平维持信号，所述第一时钟信号（VA）和第二时钟信号（VB）是周期相同的互补的时钟信号，当第一脉冲信号（VI1）的高电平脉冲到来时，所述第一时钟信号（VA）为低电平，第二脉冲信号（VI2）的高电平脉冲滞后第一脉冲信号（VI1）一个时钟周期。
如权利要求1所述移位寄存器单元，其特征在于，所述输入模块（21）包括第一晶体管（T1），所述第一晶体管（T1）的控制极和第一极耦合到第一信号输入端，用于接收第一脉冲信号（VI1），所述第一晶体管（T1）的第二极耦合到驱动模块（22）的驱动控制端（Q），用于为驱动控制端（Q）提供驱动电压；所述驱动模块（22）包括第二晶体管（T2），所述第二晶体管（T2）的控制极耦合到所述第一晶体管（T1）的第二极，所述第二晶体管（T2）的第一极耦合到第一时钟信号输入端，用于接收第一时钟信号（VA），所述第二晶体管（T2）的第二极耦合到信号输出端（VOUT），用于在被所述驱动电压开启后，当所述第一时钟信号（VA）为高电平时对信号输出端（VOUT）充电，当所述第一时钟信号（VA）为低电平时下拉信号输出端（VOUT）的电位；所述低电平维持模块（24）包括第一保持单元（241），所述第一保持单元（241）包括第五晶体管（T5），所述第五晶体管（T5）的控制极耦合至延时信号输入端，用于接收第二时钟信号（VB），所述第五晶体管（T5）的第一极耦合至信号输出端（VOUT），所述第五晶体管（T5）的第二极耦合至低电位源（VSS），用于当所述第二时钟信号（VB）的高电平到来时保持信号输出端（VOUT）的电位为低电平。
如权利要求2所述移位寄存器单元，其特征在于，所述低电平维持模块（24）还包括第二保持单元（242），所述第二保持单元（242）包括第六晶体管（T6）、第七晶体管（T7）和第二电容（C2），所述第六晶体管（T6）的控制极耦合至第七晶体管（T7）的第一极，所述第六晶体管（T6）的第一极耦合至信号输出端（VOUT），所述第六晶体管（T6）的第二极耦合至低电位源（VSS）；所述第七晶体管（T7）的控制极耦合至所述第六晶体管（T6）的第一极，所述第七晶体管（T7）的第一极耦合至所述低电平维持控制端（P），所述第七晶体管（T7）的第二极耦合至低电位源（VSS）；所述第二电容（C2）连接在所述低电平维持控制端（P）与第一时钟信号输入端之间。所述第二保持单元（242）用于当第一时钟信号（VA）为高电平时保持信号输出端（VOUT）的电位为低电平。
如权利要求1或2或3所述的移位寄存器单元，其特征在于，所述驱动控制端下拉延迟模块（23）包括第三晶体管（T3），所述第三晶体管（T3）的控制极耦合到第二信号输入端，响应第二脉冲信号（VI2），所述第三晶体管（T3）的第一极耦合至驱动模块（22）的驱动控制端（Q），所述第三晶体管（T3）的第二极耦合至信号输出端（VOUT），用于当所述第二脉冲信号（VI2）为高电平时将第二晶体管（T2）的控制极耦合至信号输出端（VOUT）。
如权利要求4所述的移位寄存器单元，其特征在于，所述时钟馈通抑制模块（25）包括第四晶体管（T4）；所述第四晶体管（T4）的控制极耦合至所述低电平维持控制端（P），所述第四晶体管（T4）的第一极耦合至所述第二晶体管（T2）的控制极，所述第四晶体管（T4）的第二极耦合至信号输出端（VOUT），用于在移位寄存器单元的非选通阶段，当所述第一时钟信号（VA）为高电平时将第二晶体管（T2）的控制极耦合至信号输出端（VOUT）。
如权利要求4所述的移位寄存器单元，其特征在于，所述时钟馈通抑制模块（25）包括第十四晶体管（T14），所述第十四晶体管（T14）的控制极耦合到第一时钟信号输入端，所述第十四晶体管（T14）的第一极和第二极分别耦合到驱动控制端（Q）以及信号输出端（VOUT）。
如权利要求5或6所述的移位寄存器单元，其特征在于，所述时钟馈通抑制模块（25）还包括第一电容（C1）；所述第一电容（C1）连接在所述驱动控制端（Q）与信号输出端（VOUT）之间。
如权利要求7所述的移位寄存器单元，其特征在于，还包括下拉单元（26），所述下拉单元（26）包括晶体管（T8），所述晶体管（T8）的控制极耦合至第一时钟信号输入端，所述晶体管（T8）的第一极和第二极分别耦合至信号输出端（VOUT）与低电位源(VSS）。
一种栅极驱动电路，包含移位寄存器、第一时钟线（CK1）、第二时钟线（CK2）、启动信号线（STV）以及总公共地线VSS1，其特征在于，所述移位寄存器包括N+1级串联的如权利要求1至8中任意一项所述的移位寄存器单元，其中N为正整数；所述第一时钟线（CK1）和第二时钟线（CK2）为所述移位寄存器传输互补的时钟信号；所述启动信号线（STV）耦合至第一级移位寄存器单元的第一信号输入端以及最后一级移位寄存器单元的第二信号输入端；所述移位寄存器的每一级移位寄存器单元的信号输出端耦合到后一级移位寄存器单元的第一信号输入端和前一级移位寄存器单元的第二信号输入端，所述信号输出端输出的脉冲驱动信号为栅极驱动信号；其中奇数级移位寄存器单元的第一时钟信号输入端耦合至第一时钟线（CK1），其下拉控制信号输入端耦合至第二时钟线（CK2）或前一级移位寄存器单元的低电平维持控制端（P），偶数级移位寄存器单元的第一时钟信号输入端耦合至第二时钟线（CK2），其下拉控制信号输入端耦合至第一时钟线（CK1）或前一级移位寄存器单元的低电平维持控制端（P）。
一种数据驱动电路，包括：
数据总线（DWs），用于传输数据信号，包括X条并联的数据通道，其中X为正整数；
移位同步信号线（Vsyn），用于传输移位同步信号；
移位寄存器，用于接收移位同步信号，并产生门控信号；
第三时钟线（CK3）、第四时钟线（CK4），用于给所述移位寄存器单元传输互补的时钟信号；多路分配器，用于在所述移位寄存器产生的门控信号的控制下，将数据总线（DWs）上的数据信号传输至数据线；
其特征在于：所述移位寄存器包括Y+1级串联的如权利要求1至8任一项所述的移位寄存器单元，其中Y为正整数；所述移位同步信号线（Vsyn）耦合至第一级移位寄存器单元的第一信号输入端以及最后一级移位寄存器单元的第二信号输入端；所述移位寄存器单元的每一级移位寄存器单元的信号输出端耦合到后一级移位寄存器单元的第一信号输入端和前一级移位寄存器单元的第二信号输入端；奇数级移位寄存器单元的第一时钟信号输入端耦合至第三时钟线（CK3），其下拉控制信号输入端耦合至第四时钟线（CK4）；偶数级移位寄存器单元的第一时钟信号输入端耦合至第四时钟线（CK4），其下拉控制信号输入端耦合至第三时钟线（CK3）；移位寄存器单元输出门控信号至多路分配器，控制所述多路分配器的导通与关断。
如权利要求10所述数据驱动电路，其特征在于，所述多路分配器包括X个传输模块，每一个传输模块包括Y个并联的传输晶体管，所述Y个传输晶体管的控制极顺次响应移位寄存器输出的Y个门控信号，第一极全部耦合至数据总线的一个数据通道，第二极分别耦合至对应的数据线；当所述移位寄存器输出的Y个门控信号顺次变为高电平时，所述多路分配器的X个传输模块并行工作，并将数据总线上各数据通道的数据信号传输到数据线；或所述多路分配器包括Y个传输模块，每一个传输模块包括X个并联的传输晶体管，所述X个传输晶体管的控制极同时响应移位寄存器输出的一个门控信号，第一极分别耦合至数据总线的X个数据通道，第二极分别耦合至对应的数据线；当所述移位寄存器输出的Y个门控信号顺次变为高电平时，所述多路分配器的Y个传输模块串行工作，将数据总线上各数据通道的数据信号传输到数据线。
一种显示器，包括：
面板，所述面板包括由多个像素构成的二维像素阵列，以及与阵列中每个像素相连的第一方向的多条数据线和第二方向的多条栅极扫描线；其特征在于，还包括：
如权利要求9所述的栅极驱动电路，为所述栅极扫描线提供栅极驱动信号；
如权利要求10‑11任一项所述的数据驱动电路，为数据线提供数据信号。

说明书移位寄存器单元、栅极驱动电路、数据驱动电路及显示器
技术领域
本申请涉及一种显示器，尤其涉及一种显示器的栅极驱动电路、数据驱动电路以及移位寄存器单元。
背景技术
有源平板显示已经成为现代显示领域的主流技术。在有源平板显示器中，栅极驱动电路和数据驱动电路是非常重要的组成部件，传统的方法是以外围驱动IC的形式采用压封的办法连接到显示面板上的。近年来，集成显示驱动电路逐渐成为平板显示技术的研究热点。所谓集成显示驱动电路主要包括集成栅极驱动电路和集成数据驱动电路两个部分，是指将栅极驱动电路和数据驱动电路以薄膜晶体管（TFT）的形式与像素TFT一起制作于显示面板上。与传统的工艺相比，采用集成显示驱动的方法不仅可以减少外围驱动芯片的数量及其压封程序、降低成本，而且能使得显示器外围更加纤薄，使液晶模组更加紧凑，机械和电学可靠性得以增强。
移位寄存器单元是实现栅极驱动电路和数据驱动电路非常重要的单元电路。先前报道的一些电路方案中，移位寄存器单元的工作速度较慢，虽然能满足栅极驱动电路的要求，但是不利于高速数据驱动电路的实现。主要有两方面的原因：一方面驱动晶体管通常仅作为充电晶体管、输出信号的下降延迟时间的减小只能通过增大放电晶体管的尺寸实现，无法兼顾电路的工作速度与版图面积；另一方面虽然采用了自举技术提高了驱动晶体管的驱动能力，但是由于电路的模块之间可能存在功能冲突，使得移位寄存器单元在正常工作时出现晶体管漏电现象，降低了电路的工作速度。此外，现有的电路设计为了抑制时钟馈通效应、保证输出信号低电平的稳定性，通常设计复杂度较高、成品率较低，而且还存在个别晶体管器件特性退化严重、电路工作寿命短的缺点。
图1所示为一种公开的用于栅极驱动电路的移位寄存器单元的电路图，该移位寄存器单元需要用到十个晶体管Q1‑Q10，和一个电容C1，电路的工作速度较慢、设计复杂，一些晶体管受到的电压应力较大，影响了电路的工作寿命。
随着显示器分辨率提高，对于集成驱动电路尤其是集成数据驱动电路来说，显示器对电路的工作速度、版图面积的要求将更加苛刻。因此，如何采用更精简的结构实现速度更快的移位寄存器单元，进而实现集成显示驱动电路特别是高速的集成数据驱动电路，是一个极具价值且亟待研究的问题。
发明内容
本申请要解决的主要技术问题是，提供一种结构精简、工作速度快的移位寄存器单元，进一步的，还采用该移位寄存器单元来实现集成栅极驱动电路和集成数据驱动电路以及显示器的设计。
根据本申请的第一方面，提供一种移位寄存器单元，包括：
第一信号输入端，用于接收第一脉冲信号。
第二信号输入端，用于接收第二脉冲信号。
第一时钟信号输入端，用于接收第一时钟信号。
下拉控制信号输入端，用于接收下拉控制信号。
信号输出端，用于输出脉冲驱动信号。
驱动模块，所述驱动模块连接在第一时钟信号输入端和信号输出端之间，在其驱动控制端获得驱动电压后，将第一时钟信号传送到信号输出端，当所述第一时钟信号为高电平时，驱动模块对所述信号输出端充电；当第一时钟信号为低电平时，驱动模块对信号输出端放电。
输入模块，所述输入模块连接在第一信号输入端和驱动模块的驱动控制端之间，用于从所述第一信号输入端接收第一脉冲信号，给所述驱动模块的驱动控制端提供驱动电压。
驱动控制端下拉延迟模块，所述驱动控制端下拉延迟模块连接在信号输出端和驱动模块的驱动控制端之间，用于在所述第二脉冲信号的控制下将所述驱动控制端耦合至信号输出端。
时钟馈通抑制模块，所述时钟馈通抑制模块连接在信号输出端和驱动模块的驱动控制端之间，用于在移位寄存器单元的非选通阶段，当第一时钟信号为高电平时释放所述驱动控制端的耦合电荷至信号输出端。
低电平维持模块，用于在移位寄存器单元处于非选通阶段时，保持所述信号输出端的电位为低电平，低电平维持模块包括低电平维持控制端，用于产生低电平维持信号。
所述下拉控制信号为第二时钟信号或前一级移位寄存器单元输出的低电平维持信号；所述第一时钟信号和第二时钟信号是周期相同的互补的时钟信号，当第一脉冲信号的高电平脉冲到来时，所述第一时钟信号为低电平；第二脉冲信号的高电平脉冲滞后第一脉冲信号一个时钟周期。
根据本申请的第二方面，提供一种栅极驱动电路，包含移位寄存器、第一时钟线、第二时钟线、启动信号线以及总公共地线；所述移位寄存器包括N+1级串联的如上所述的移位寄存器单元，其中N为正整数；所述第一时钟线和第二时钟线为所述移位寄存器传输互补的时钟信号；所述启动信号线耦合至第一级移位寄存器单元的第一信号输入端以及最后一级移位寄存器单元的第二信号输入端；所述移位寄存器的每一级移位寄存器单元的信号输出端耦合到后一级移位寄存器单元的第一信号输入端和前一级移位寄存器单元的第二信号输入端，所述信号输出端输出的脉冲驱动信号为栅极驱动信号；其中奇数级移位寄存器单元的第一时钟信号输入端耦合至第一时钟线，其下拉控制信号输入端耦合至第二时钟线或者前一级移位寄存器单元的低电平维持控制端，偶数级移位寄存器单元的第一时钟信号输入端耦合至第二时钟线，其下拉控制信号输入端耦合至第一时钟线或者前一级移位寄存器单元的低电平维持控制端。
根据本申请的第三方面，提供一种数据驱动电路包括：数据总线，用于传输数据信号，包括X条并联的数据通道，其中X为正整数；移位同步信号线，用于传输移位同步信号；移位寄存器，用于接收移位同步信号，并产生门控信号；第三时钟线、第四时钟线，用于给所述移位寄存器单元传输互补的时钟信号；多路分配器，包括多个结构相同的传输模块，用于在所述移位寄存器单元产生的门控信号的控制下，将数据总线上的数据信号传输至数据线。
所述移位寄存器包括Y+1级串联的如上所述的移位寄存器单元，其中Y为正整数；所述移位同步信号线耦合至第一级移位寄存器单元的第一信号输入端以及最后一级移位寄存器单元的第二信号输入端；所述移位寄存器单元的每一级移位寄存器单元的信号输出端耦合到后一级移位寄存器单元的第一信号输入端和前一级移位寄存器单元的第二信号输入端；奇数级移位寄存器单元的第一时钟信号输入端耦合至第三时钟线，其下拉控制信号输入端耦合至第四时钟线；偶数级移位寄存器单元的第一时钟信号输入端耦合至第四时钟线，其下拉控制信号输入端耦合至第三时钟线；所述移位寄存器单元的第1‑Y级移位寄存器单元输出脉冲驱动信号，所述脉冲驱动信号为门控信号，用于控制所述多路分配器的导通与关断。
所述多路分配器包含多个结构相同的传输模块，当所述移位寄存器输出的Y个门控信号顺次变为高电平时，所述多路分配器的各个传输模块串行或者并行工作，将数据总线上各数据通道的数据信号传输到数据线。
此外，本申请还公开了一种显示器，包括：面板，所述面板包括由多个像素构成的二维像素阵列;以及与阵列中每个像素相连的第一方向的多条数据线和第二方向的多条栅极扫描线；还包括如上所述的栅极驱动电路，为所述栅极扫描线提供栅极驱动信号，和如上所述的数据驱动电路，为数据线提供数据信号；所述栅极驱动电路与数据驱动电路与像素阵列一起集成于面板之上。
本申请的有益效果体现在：移位寄存器单元在两相互补时钟信号的驱动下，一方面，通过驱动控制端下拉延迟模块延长驱动控制端Q的放电时间，使得信号输出端可以通过驱动模块快速的充电，减小了输出信号的下降时间，另一方面通过抑制时钟馈通抑制模块中晶体管的漏电，减小了输出信号的上升时间，从而提高了电路工作速度；移位寄存器单元使用较少的晶体管和电容，结构精简，因此也降低了电路的设计复杂度，可以满足栅极驱动电路以及高速的数据驱动电路的要求。
本申请还采用上述移位寄存器单元构成栅极驱动电路和数据驱动电路，可以与像素TFT一起制作于显示面板上。通过采用集成栅极驱动电路和集成数据驱动电路，极大的减少了显示面板的外部引脚以及外围芯片的数量，提高了集成化程度。
附图说明
图1为现有技术中的一种移位寄存器单元的电路图；
图2为本申请的一种显示器的结构框图；
图3为本申请实施例1中的移位寄存器单元的电路图；
图4为本申请实施例1中的移位寄存器单元的时序图；
图5为本申请实施例1中的移位寄存器单元的下拉阶段示意图；
图6为本申请实施例1中的移位寄存器单元与现有技术的移位寄存器单元在不同的环境温度下输出信号下降时间的对比图；
图7为本申请实施例1中的移位寄存器单元与现有技术的移位寄存器单元在不同器件迁移率时的输出信号下降时间的对比图；
图8为本申请实施例1中的移位寄存器单元与现有技术的移位寄存器单元在不同器件阈值电压时输出信号下降时间的对比图；
图9为本申请实施例2中的移位寄存器单元的电路图；
图10为本申请实施例3中的移位寄存器单元的电路图；
图11为本申请实施例4中的移位寄存器单元的电路图；
图12为本申请实施例4中的移位寄存器单元的时序图；
图13为本申请实施例1中的移位寄存器单元与现有技术的移位寄存器单元的输出波形对比图；
图14为本申请实施例5中的一种栅极驱动电路的结构框图；
图15为本申请实施例5中的另一种栅极驱动电路的结构框图；
图16为本申请实施例5中的两种栅极驱动电路的时序图；
图17为本申请实施例6中的数据驱动电路的结构框图；
图18为本申请实施例6中的数据驱动电路中一种移位寄存器单元的结构框图；
图19为本申请实施例6中的数据驱动电路中的一种多路分配器的结构图；
图20为本申请实施例6中的数据驱动电路中的另一种多路分配器的结构图；
图21为本申请实施例7中的数据驱动电路的结构图；
图22为本申请实施例7中的数据驱动电路的时序图。
具体实施方式
为使本申请的申请目的、技术方案和优点更加清楚，下面通过具体实施方式结合附图对本申请作进一步详细说明。
首先对一些术语进行说明：
本申请中的晶体管可以为双极型晶体管或场效应晶体管。当晶体管为双极型晶体管时，其控制极是指双极型晶体管的基极，第一极可以为双极型晶体管的集电极或发射极，对应的第二极可以为双极型晶体管的发射极或集电极；当晶体管为场效应晶体管时，其控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第二极可以为场效应晶体管的源极或漏极。显示器中的晶体管通常为薄膜晶体管(TFT)。
本申请的设计思路是：一方面通过延长移位寄存器单元中驱动控制端的放电时间，使得信号输出端可以通过驱动模块中的充电晶体管快速放电，提高了电路的工作速度，也精简了电路设计；另一方面通过抑制时钟馈通抑制模块中的晶体管的漏电，进一步提高了电路的工作速度。通过降低采用时钟馈通抑制模块与低电平保持模块中晶体管所受的最大应力电压，进一步延长了电路的工作寿命。用移位寄存器单元可以实现集成栅极驱动电路和集成数据驱动电路，数据驱动电路采用多路分配的原理来减少数据通道的数目。
如图2所示为本申请公开的显示器的一种实施例的结构框图，包括液晶面板111、栅极驱动电路112和数据驱动电路113。液晶面板111包括二维显示像素单元阵列1111以及与显示像素单元阵列相连的横向的栅级扫描线和纵向的数据线。显示像素单元包括像素TFT、液晶电容以及存储电容；栅极驱动电路112的输出连接到栅极扫描线，为像素单元提供栅极驱动信号；数据驱动电路113与数据线相连，为像素单元提供数据信号。栅极驱动电路112与数据驱动电路113采用以下栅极驱动电路与数据驱动电路任一实施例的具体的结构，并与像素TFT一起制作于显示面板之上。本申请所适用的显示器并不局限于液晶显示器，也可以是有机发光显示器，电子纸显示器中使用的显示面板，也可以是红外探测器、紫外探测器中使用的探测面板。
下面以晶体管为场效应晶体管为例对本申请做详细的说明。
实施例1：
移位寄存器单元是实现栅极驱动电路和数据驱动电路非常重要的单元电路，以移位寄存器单元为例，如图3所示，本实施例的移位寄存器单元包括输入模块21、驱动模块22、驱动控制端下拉延迟模块23、时钟馈通抑制模块25和低电平维持模块24。
输入模块21的信号输入端连接到第一信号输入端，输入第一脉冲信号VI1；驱动模块22的时钟输入端连接到第一时钟信号输入端，输入第一时钟信号VA，驱动模块22具有驱动控制端Q，输入模块21的输出端连接到驱动模块22的驱动控制端,输入模块21用于从第一信号输入端接收第一脉冲信号VI1，给驱动模块22的驱动控制端Q提供驱动电压。驱动模块22的输出端连接到信号输出端，通过信号输出端输出脉冲驱动信号VOUT。驱动控制端Q获得驱动电压后，将第一时钟信号VA传送到信号输出端VOUT，当第一时钟信号VA为高电平时，驱动模块22对信号输出端VOUT充电；当第一时钟信号VA为低电平时，驱动模块22对信号输出端VOUT放电。脉冲驱动信号VOUT为栅极驱动信号或门控信号。在栅极驱动电路中，输出信号VOUT作为栅极驱动信号，在数据驱动电路中，输出信号VOUT作为门控信号。驱动控制端下拉延迟模块23连接在驱动模块22的驱动控制端Q和信号输出端VOUT之间，其控制端通过第二信号输入端输入第二脉冲信号VI2，用于在第二脉冲信号VI2的控制下将驱动控制端Q耦合至信号输出端VOUT。
时钟馈通抑制模块25连接在驱动模块22的驱动控制端Q和信号输出端VOUT之间，用于在移位寄存器单元的非选通阶段，当第一时钟信号VA为高电平时释放驱动控制端Q的耦合电荷至信号输出端VOUT。
低电平维持模块24连接在信号输出端和低电位源之间，用于在移位寄存器单元处于非选通阶段时，当第一时钟信号VA和第二时钟信号VB分别为高电平时，将信号输出端VOUT的电位耦合到低电位源，使信号输出端VOUT维持为低电平。低电平维持模块24包括低电平维持控制端P，用于产生低电平维持信号。
在一具体的实例中，输入模块21包括第一晶体管T1；第一晶体管T1的控制极和第一极（例如漏极）耦合到第一信号输入端，用于接收第一脉冲信号VI1，其第二极（例如源极）用于给驱动控制端Q提供驱动电压。
驱动模块22包括第二晶体管T2；第二晶体管T2的控制极耦合到第一晶体管T1的第二极（例如源极），并作为驱动模块的驱动控制端Q；其第一极（例如漏极）和第二极（例如源极）分别耦合到第一信号输入端和信号输出端VOUT；晶体管T2在驱动电压的控制下，当第一时钟信号VA为高电平时为信号输出端VOUT充电，当VA为低电平时为信号输出端VOUT放电。
驱动控制端下拉延迟模块23包括晶体管T3，其控制极响应第二脉冲信号VI2,其第一极（例如漏极）和第二极（例如源极）分别耦合到驱动控制端Q与信号输出端VOUT，用于当第二脉冲信号VI2为高电平时将驱动控制端Q耦合到信号输出端VOUT。
低电平维持模块24包括第一保持单元241；第一保持单元241包括第五晶体管T5，其控制极响应第二时钟信号VB，其第一极（例如漏极）和第二极（例如源极）分别耦合到输出控制端与低电位源VSS，用于在第二时钟信号VB为高电平时保持信号输出端VOUT电位为低电平。
本实施例的低电平维持模块24还包括第二保持单元242，第二保持单元242包括第六晶体管T6、第七晶体管T7和第二电容C2；第六晶体管T6的控制极耦合至第七晶体管T7的第一极（例如漏极），第六晶体管T6的第一极（例如漏极）耦合至信号输出端VOUT,第六晶体管T6的第二极（例如源极）耦合至低电位源VSS；第七晶体管T7的控制极耦合至第六晶体管T6的第一极（例如漏极），第七晶体管T7的第一极耦合至低电平维持控制端P，其第二极（例如源极）耦合到低电位源VSS；第二电容C2连接在第一时钟输入端与低电平维持控制端P之间；第二保持单元242用于当第一时钟信号VA为高电平时保持信号输出端VOUT电位为低电平。在其它实施例中，低电平维持模块24也可以不包括第二保持单元242。时钟馈通抑制模块25包括第四晶体管T4,第四晶体管T4的控制极耦合至低电平维持控制端P，其第一极（例如漏极）和第二极（例如源极）分别耦合到驱动控制端Q与信号输出端VOUT，用于在移位寄存器单元的非选通阶段，当第一时钟信号的高电平到来时，将驱动控制端Q耦合到信号输出端VOUT。
第四晶体管T4的主要作用是对耦合电荷进行释放，但由于长时间工作后，第四晶体管T4的阈值电压会增大，释放耦合电荷的能力会减弱，因此，本实施例还在时钟馈通抑制模块25中加入了第一电容C1，第一电容C1连接在驱动控制端Q与信号输出端VOUT之间，用于加大驱动控制端的总负载电容的大小，从而减小时钟的耦合电压。在其它实施例中，也可以不包括第一电容C1。
本实施例中，时钟信号和脉冲信号满足如下关系：第一时钟信号VA和第二时钟信号VB是周期相同的互补的时钟信号，当第一脉冲信号VI1的高电平脉冲到来时，第一时钟信号VA为低电平；第二脉冲信号VI2的高电平脉冲滞后第一脉冲信号VI1一个时钟周期，即当第一时钟信号VA变为下一周期的低电平时，第二脉冲信号VI2的高电平脉冲到来。为方便后续的描述，假设各信号的高电平值为VDD，低电平值为VSS。
如图4所示为本实施例中移位寄存器单元的时序图。该移位寄存器单元的工作过程可以分为四个阶段：（1）预充电阶段，（2）上拉阶段，（3）下拉阶段，（4）低电平维持阶段，下面将详细说明这四个阶段的工作过程。
1）预充电阶段
在第一时钟信号VA的高电平到来之前，第一脉冲信号VI1通过二极管连接的第一晶体管T1对驱动控制端Q进行充电的过程为预充电阶段。
预充电阶段，第一时钟信号VA和第二脉冲信号VI2均为低电平，第一脉冲信号VI1与第二时钟信号VB为高电平。此时，第一晶体管T1导通，第一脉冲信号VI1通过导通的晶体管T1对驱动控制端Q端充电，并将电荷存储在第一电容C1与第二晶体管T2的寄生电容中。当Q端电位上升到VDD‑VTH1时（VTH1为第一晶体管T1的阈值电压），第一晶体管T1关断。
在这个过程中，第二晶体管T2、第五晶体管T5导通，其余T3、T4、T6、T7晶体管保持关断，信号输出端VOUT放电到低电平。
2）上拉阶段
第二时钟信号VA变为高电平，并通过导通的第二晶体管T2对信号输出端VOUT进行充电，信号输出端VOUT电位最终上升到VDD的过程为上拉阶段。
此阶段，第一脉冲信号VI1下降为低电平、第一时钟信号VA由低电平上升为高电平；第二脉冲信号VI2和第二时钟信号VB为低电平。此时，第一晶体管T1、第三晶体管T3关断使得驱动控制端Q浮空，第一时钟信号VA通过导通的第二晶体管T2对信号输出端VOUT充电，驱动控制控制端Q的电位也随着信号输出端VOUT电位的上升而上升，这被称为自举。驱动控制端电位的上升，加快了信号输出端VOUT的充电速度，使得信号输出端VOUT的电位得以快速上升到高电平VDD。
此阶段，移位寄存器单元的低电平维持模块中第五晶体管T5关断；对于低电平维持模块24包括第二保持单元242的实施例，当输出信号VOUT电压大于第七晶体管T7的阈值电压时，晶体管T7导通，并将第六晶体管T6的控制极电位Vg(T6)下拉至低电平，晶体管T6关断；因此低电平维持模块不会影响信号输出端VOUT的充电过程。此外，晶体管T7导通也使得时钟馈通抑制模块中第四晶体管T4的控制极电位Vg(T4)下拉至低电平，随着上拉过程中信号输出端VOUT电位的上升，晶体管T4的栅‑源电压Vgs4快速变为负值并将晶体管T4关断，从而抑制了上拉过程中晶体管T4的漏电，提高了信号输出VOUT端的充电速度。
3）下拉阶段
第二晶体管T2、第三晶体管T3、及第五晶体管T5对驱动控制端Q以及信号输出端VOUT放电，并将信号输出端VOUT以及驱动控制端Q的电位最终下拉至低电平的过程为下拉阶段。
此阶段，第一脉冲信号VI1保持低电平，第一时钟信号VA由高电平下降为低电平，第二脉冲信号VI2与第二时钟信号VB由低电平上升为高电平。在下拉阶段，信号输出端VOUT再通过晶体管T2以及晶体管T5放电至低电平；驱动控制端Q首先通过导通的晶体管T3耦合到信号输出端VOUT，再通过导通的晶体管T2和晶体管T5放电至低电平。具体的，在本实施例中，栅驱动电路单元的下拉阶段可以细分为连续的两个过程，如图5所示。
第一个过程是信号输出端VOUT放电过程；下拉阶段初期，第一晶体管T1、第三晶体管T3和第四晶体管T4关断，因此驱动控制端Q处于浮空状态。第二晶体管T2和第五晶体管T5导通、信号输出端VOUT通过第二晶体管T2和第五晶体管T5快速放电至低电平VSS。由于存在自举效应，理论上驱动控制端Q的电位会迅速下降到预充电阶段的预充电压VDD‑VTH1。在这个过程中，由于第二晶体管T2作为驱动模块，尺寸很大，因此第二晶体管T2是信号输出端VOUT的主要放电通路。
实际上，由于在信号输出端VOUT放电的过程中，当VOUT(t)<VDD‑VTH3之后，晶体管T3导通，驱动控制端Q会通过导通的晶体管T3放电，因此在第一个放电过程结束时，Q端的电压会小于预充电压VDD‑VTH1。
第二个过程是驱动控制端放电过程；驱动控制端Q通过导通的第三晶体管T3耦合至信号输出端VOUT，驱动控制端Q的电荷首先被释放到信号输出端VOUT的负载电容中，信号输出端VOUT再通过第二晶体管T2和第六晶体管T6将积累的电荷泄放。当驱动控制端Q的电位下降到低于第二晶体管T2的阈值电压时，晶体管T2关断，第五晶体管T5作为放电通路，继续泄放信号输出端VOUT积累的电荷，直到驱动控制端Q的电位下降至低电平VSS。在这个过程中，由于信号输出端VOUT积累的电荷被迅速的泄放，因此信号输出端VOUT的电位保持在低电平VSS。
应当注意的是，驱动控制端Q的电位必须在第一时钟信号VA的下一个高电平到来之前下降到小于第二晶体管T2阈值电压的低电平，否则，晶体管T2仍然处于开启状态或者微开启状态，第一时钟信号VA会对通过晶体管T2对信号输出端VOUT误充电，从而破坏输出信号VOUT的低电平，影响显示器的性能。
下拉阶段结束后，第七晶体管T7关断，晶体管T6与晶体管T4的控制极进入浮空状态。
在下拉阶段，当驱动控制端Q的电压VQ(t)大于VDD‑VTH1时，晶体管T3主要处于饱和区，当驱动控制端Q的电压小于VDD‑VTH1，晶体管T3主要处于线性区；因此，在下拉阶段的第一个过程中，晶体管T3主要处于饱和区。晶体管T3的饱和区电流公式为：