用于FINFET单元的方法和装置.pdf

用于提供FinFET SRAM单元的方法和装置。提供了一种SRAM单元结构，包括中心N阱区域以及在中心N阱区域的相对侧上的第一和第二P阱区域，N阱区域与P阱区域的面积比在80％至120％之间，该SRAM单元结构还包括：至少一个p型晶体管，形成在N阱区域中并具有栅电极，栅电极包括在N阱区域中的p型晶体管有源区域上方的栅极和栅极电介质；以及至少一个n型晶体管，形成在第一和第二P阱区域的每一个中，并且每一个n型晶体管都具有栅电极，栅电极包括对应P阱区域中的n型晶体管有源区域上方的栅极和栅极电介质。公开了用于操作SRAM单元结构的方法。

权利要求书一种SRAM单元结构，包括：
中心N阱区域以及在所述中心N阱区域的相对侧上的第一P阱区域和第二P阱区域，所述N阱区域与所述P阱区域的面积比在80％至120％之间，所述SRAM单元结构进一步包括：
至少一个p型晶体管，形成在所述N阱区域中并具有栅电极，该栅电极包括在所述N阱区域中的p型晶体管有源区域上方的栅极电介质和栅极；以及
至少一个n型晶体管，形成在所述第一P阱区域和所述第二P阱区域的每一个中，并且每一个n型晶体管都具有栅电极，该栅电极包括在相应P阱区域中的n型晶体管有源区域上方的栅极电介质和栅极。
根据权利要求1所述的SRAM单元结构，进一步包括：
两个交叉连接反相器，被连接以在真实数据存储节点和互补数据存储节点上存储数据，所述交叉连接反相器的每一个都进一步包括作为单鳍FinFET的p型上拉晶体管和作为单鳍FinFET的n型下拉晶体管；
一对传输门晶体管，具有连接至栅极端子的字线，所述传输门晶体管中的每一个都连接在一对真实位线节点和互补位线节点中相应的一个与所述真实数据存储节点和所述互补数据存储节点中的一个之间，每个所述传输门晶体管都为形成在一个所述P阱区域中的单鳍FinFET；
单元正电压源CVdd节点，连接至每个所述上拉晶体管的源极端子以及连接至覆盖所述N阱区域中的单元的CVdd线；以及
第一单元负电源电压节点CVss和第二单元负电源电压节点CVss，连接至覆盖每个所述P阱区域中的单元的第一CVss线和第二CVss线，所述CVss线与所述CVdd线平行；
所述上拉晶体管中的每一个都形成在所述N阱区域中，以及所述下拉晶体管中的每一个都形成在所述第一P阱区域和所述第二P阱区域中相应的一个中。
根据权利要求2所述的SRAM单元结构，进一步包括：N阱面积与P阱面积的比率为90％至110％。
根据权利要求2所述的SRAM单元结构，进一步包括：一对位线，连接至所述真实位线节点和所述互补位线节点，所述一对位线的每条位线都沿着所述N阱区域与所述第一P阱区域和所述第二P阱区域之间形成的边界进行定位。
根据权利要求2所述的SRAM单元结构，进一步包括：
电压控制电路，具有Vdd输出、使能输入、和用于将所述CVdd线上的CVdd电压提供给所述SRAM单元的输出；
其中，所述使能输入具有两种状态，第一状态表示写入循环，第二状态表示读取循环。
根据权利要求5所述的SRAM单元结构，其中，在所述写入循环期间，所述电压控制电路输出CVdd电压，所述CVdd电压低于输入到所述电压控制电路的Vdd。
根据权利要求6所述的SRAM单元结构，其中，所述电压控制电路输出50与400毫伏之间的CVdd电压，所述CVdd电压低于所述Vdd输入上的电压。
根据权利要求5所述的SRAM单元结构，在所述读取循环期间，所述电压控制电路输出CVdd电压，所述CVdd电压等于或大于输入到所述电压控制电路的Vdd。
一种集成电路，具有SRAM阵列，包括：
多个SRAM单元，以行和列进行配置，所述多个SRAM单元的每一个都进一步包括：
N阱区域以及第一P阱区域和第二P阱区域，所述N阱区域与所述P阱区域的面积比在85％至115％之间；
一对交叉连接反相器，被连接以在真实存储节点和互补存储节点上存储数据，所述交叉连接反相器的每一个都进一步包括作为形成在所述N阱区域上方的单鳍FinFET的p型上拉晶体管和作为形成在所述第一P阱区域和所述第二P阱区域中相应的一个上方的单鳍FinFET的n型下拉晶体管；
一对传输门晶体管，每一个都连接在一对真实位线节点和互补位线节点中的一个与所述真实存储节点和所述互补存储节点中相应的一个之间，每个所述传输门晶体管都包括形成在所述第一P阱区域和所述第二P阱区域中相应的一个上方的单鳍FinFET晶体管，并且每一个都具有连接至栅极端子的字线；以及
单元正电压源CVdd节点，连接至每个所述上拉晶体管的源极端子；
其中，所述SRAM单元中的上拉晶体管进一步包括漏极、栅极和块端子，并且形成每个所述上拉晶体管的漏极的鳍还形成所述真实存储节点和所述互补存储节点中的一个，并且所述上拉晶体管的一个中的每个鳍进一步在其他上拉晶体管的栅电极的下方延伸。
一种方法，包括：
形成SRAM单元的阵列，仅包括半导体衬底上的单鳍FinFET晶体管，每个所述SRAM单元都具有中心N阱区域以及形成在所述中心N阱区域的相对侧上的第一P阱区域和第二P阱区域，所述N阱区域与全部所述P阱区域的面积比在80％至120％之间，以行和列配置所述SRAM单元的阵列；以及
将电压控制电路连接至SRAM单元的每一列，以在覆盖单元的列的CVdd线上提供单元正电压源CVdd，其中，所述电压控制电路具有Vdd电源输入、和使能输入，所述使能输入具有表示读取循环的第一状态和表示写入循环的第二状态。

说明书用于FINFET单元的方法和装置
相关申请
本申请与2011年12月6日提交的美国序列号13312828号的标题为“Methods and Apparatus for FinFET SRAM Arrays in Integrated Circuits”的申请代理案号TSM11‑1188相关，其全部内容结合于此作为参考。
技术领域
本发明涉及半导体领域，更具体地，涉及用于FINFET单元的方法和装置。
背景技术
静态随机存取存储器(“SRAM”)阵列通常用于集成电路器件上的存储。随着半导体工艺的进步，器件大小和电源电平都持续下降。缩小器件大小导致SRAM单元中电荷存储减小。减小的电荷存储导致增加了软失误率(“SER”)。SER由引发存储位错误的阿尔法粒子和宇宙射线中子引起。由于最近在先进的半导体工艺中实施SRAM单元而使SER变为主要问题，这是因为如果不校正的话SER会导致失误率高于所有其他机制组合的失误率。
减小SER的电路方法是增加芯片上纠错电路(“ECC”)。随着ECC架构可以减小SER，但这些方法增加了芯片大小且减小了SRAM存取的速度。
近来FinFET晶体管技术的进步使得使用FinFET晶体管的先进SRAM单元变得可能。与先前的平面MOS晶体管(其具有形成在半导体衬底表面处的沟道)相比，FinFET具有三维沟道区域。在FinFET中，晶体管的沟道形成在半导体材料“鳍”的侧面，有时还形成在顶部。栅极(通常为多晶硅或金属栅极)在鳍的上方延伸，并且栅极电介质设置在栅极和鳍之间。FinFET沟道区域的三维形状允许增加栅极宽度而不增加硅面积，即使器件的总规模随着半导体工艺的缩小而增加，并且与减小的栅极长度相结合，以低硅面积成本提供了合理的沟道宽度特性。
然而，当使用用于上拉的单鳍FinFET晶体管或“PU”晶体管以及传输门“PG”晶体管形成SRAM单元时，同时使用n阱和p阱。在传统的具有单鳍FinFET晶体管的SRAM单元中，p阱区域总是大于n阱区域至少20％。这是由于n型FinFET晶体管至少为p型FinFET栅极数量的两倍。用于阿尔法粒子的收集面积较大，这将导致附加的SER增加。
发明内容
为解决上述问题，本发明提供了一种SRAM单元结构，包括：中心N阱区域以及在中心N阱区域的相对侧上的第一P阱区域和第二P阱区域，N阱区域与P阱区域的面积比在80％至120％之间，SRAM单元结构进一步包括：至少一个p型晶体管，形成在N阱区域中并具有栅电极，该栅电极包括在N阱区域中的p型晶体管有源区域上方的栅极电介质和栅极；以及至少一个n型晶体管，形成在第一P阱区域和第二P阱区域的每一个中，并且每一个n型晶体管都具有栅电极，该栅电极包括在相应P阱区域中的n型晶体管有源区域上方的栅极电介质和栅极。
该SRAM单元结构进一步包括：两个交叉连接反相器，被连接以在真实数据存储节点和互补数据存储节点上存储数据，交叉连接反相器的每一个都进一步包括作为单鳍FinFET的p型上拉晶体管和作为单鳍FinFET的n型下拉晶体管；一对传输门晶体管，具有连接至栅极端子的字线，传输门晶体管中的每一个都连接在一对真实位线节点和互补位线节点中相应的一个与真实数据存储节点和互补数据存储节点中的一个之间，每个传输门晶体管都为形成在一个P阱区域中的单鳍FinFET；单元正电压源CVdd节点，连接至每个上拉晶体管的源极端子以及连接至覆盖N阱区域中的单元的CVdd线；以及第一单元负电源电压节点CVss和第二单元负电源电压节点CVss，连接至覆盖每个P阱区域中的单元的第一CVss线和第二CVss线，CVss线与CVdd线平行；上拉晶体管中的每一个都形成在N阱区域中，以及下拉晶体管中的每一个都形成在第一P阱区域和第二P阱区域中相应的一个中。
该SRAM单元结构进一步包括：N阱面积与P阱面积的比率为90％至110％。
该SRAM单元结构进一步包括：一对位线，连接至真实位线节点和互补位线节点，一对位线的每条位线都沿着N阱区域与第一P阱区域和第二P阱区域之间形成的边界进行定位。
该SRAM单元结构进一步包括：电压控制电路，具有Vdd输出、使能输入、和用于将CVdd线上的CVdd电压提供给SRAM单元的输出；其中，使能输入具有两种状态，第一状态表示写入循环，第二状态表示读取循环。
其中，在写入循环期间，电压控制电路输出CVdd电压，CVdd电压低于输入到电压控制电路的Vdd。
其中，电压控制电路输出50与400毫伏之间的CVdd电压，CVdd电压低于Vdd输入上的电压。
在读取循环期间，电压控制电路输出CVdd电压，CVdd电压等于或大于输入到电压控制电路的Vdd。
该SRAM单元结构进一步包括：深N层，在N阱区域和P阱区域的下方并包围SRAM单元结构。
此外，还提供了一种集成电路，具有SRAM阵列，包括：多个SRAM单元，以行和列进行配置，多个SRAM单元的每一个都进一步包括：N阱区域以及第一P阱区域和第二P阱区域，N阱区域与P阱区域的面积比在85％至115％之间；一对交叉连接反相器，被连接以在真实存储节点和互补存储节点上存储数据，交叉连接反相器的每一个都进一步包括作为形成在N阱区域上方的单鳍FinFET的p型上拉晶体管和作为形成在第一P阱区域和第二P阱区域中相应的一个上方的单鳍FinFET的n型下拉晶体管；一对传输门晶体管，每一个都连接在一对真实位线节点和互补位线节点中的一个与真实存储节点和互补存储节点中相应的一个之间，每个传输门晶体管都包括形成在第一P阱区域和第二P阱区域中相应的一个上方的单鳍FinFET晶体管，并且每一个都具有连接至栅极端子的字线；以及单元正电压源CVdd节点，连接至每个上拉晶体管的源极端子；其中，SRAM单元中的上拉晶体管进一步包括漏极、栅极和块端子，并且形成每个上拉晶体管的漏极的鳍还形成真实存储节点和互补存储节点中的一个，并且上拉晶体管的一个中的每个鳍进一步在其他上拉晶体管的栅电极的下方延伸。
该集成电路进一步包括：CVdd线，覆盖SRAM单元的每一列；一对位线导体，覆盖SRAM单元的每一列；以及第一单元负电源电压CVss线和第二单元负电源电压CVss线，覆盖SRAM单元的每一列；其中，CVdd线连接至SRAM单元的CVdd节点，每一个位线导体都连接至SRAM单元的真实位线节点和互补位线节点中相应的一个，并且第一CVss线和第二CVss线分别连接至每个SRAM单元的每个P阱区域中的下拉晶体管中的一个，而CVdd线、CVss线、以及位线导体相互平行进行配置且与单元的列平行。
其中，CVdd线覆盖单元的列中的每个SRAM单元的N阱区域，并且第一CVss线和第二CVss线覆盖单元的列中的每个SRAM单元的第一P阱区域和第二P阱区域。
其中，SRAM单元中的p型上拉晶体管和n型下拉晶体管的栅极尺寸近似相同。
其中，对于SRAM单元的阵列中的SRAM单元的每一列，电压控制电路设置有连接至用于SRAM单元的列的CVdd线，并且具有连接至Vdd电源电压的输入，以及具有使能输入，使能输入具有表示读取循环的第一状态和表示写入循环的第二状态。
其中，在写入循环期间，电压控制电路输出低于Vdd电源电压的CVdd线上的电压，以及其中，在读取循环期间，电压控制电路输出等于或大于Vdd电源电压的CVdd线上的电压。
该集成电路进一步包括：阱带单元，设置在SRAM阵列中，每个阱带单元进一步包括N阱带线，用于将正Vdd电压连接至SRAM单元的列的N阱中的掺杂N区域。
此外，还提供了一种方法，包括：形成SRAM单元的阵列，仅包括半导体衬底上的单鳍FinFET晶体管，每个SRAM单元都具有中心N阱区域以及形成在中心N阱区域的相对侧上的第一P阱区域和第二P阱区域，N阱区域与全部P阱区域的面积比在80％至120％之间，以行和列配置SRAM单元的阵列；以及将电压控制电路连接至SRAM单元的每一列，以在覆盖单元的列的CVdd线上提供单元正电压源CVdd，其中，电压控制电路具有Vdd电源输入、和使能输入，使能输入具有表示读取循环的第一状态和表示写入循环的第二状态。
其中，对于每个SRAM单元，提供SRAM单元的阵列进一步包括：提供一对交叉连接反相器，被连接以在真实数据存储节点和互补数据存储节点上存储数据，交叉连接反相器的每一个都具有作为形成在N阱区域上方的单鳍FinFET的p型上拉晶体管，交叉连接反相器的每一个都具有形成在第一P阱区域和第二P阱区域中的一个上方的n型下拉晶体管，n型下拉晶体管为单鳍FinFET晶体管；以及在真实位线节点和互补位线节点中的一个之间连接一对传输门，每个传输门都连接至真实数据存储节点和互补数据存储节点中相应的一个，并且每个传输门都具有连接至字线的栅极端子，一对传输门分别为形成在第一P阱区域和第二P阱区域中相应的一个上方的n型单鳍FinFET晶体管。
该方法进一步包括：在写入循环期间，在CVdd线上提供低于输入至电压控制电路的Vdd电压源的CVdd电压。
该方法进一步包括：在读取循环期间，在CVdd线上提供基本上等于或大于输入至电压控制电路的Vdd电压源的CVdd电压。
附图说明
为了更加完整地理解本发明及其优点，现在结合附图进行以下描述，
其中：
图1以简化电路示意的形式示出了实施例使用的SRAM单元；
图2以截面图的形式示出了实施例使用的块多鳍FinFET器件；
图3以截面图的形式示出了实施例使用的绝缘体上硅多鳍FinFET器件；
图4以平面图的形式示出了实施例SRAM单元的布局；
图5以平面图的形式示出了图4的单元布局的密集部分；
图6以平面图的形式示出了图4所示实施例SRAM单元的截面；
图7以平面图的形式示出了使用实施例的SRAM单元的两个单元布局；
图8以截面图的形式示出了图6的平面图的截面；
图9以顶视图的形式示出了使用实施例SRAM单元以组装SRAM阵列的部分SRAM阵列的示图；
图10以顶视图的形式示出了实施例使用的布线布局；
图11以顶视图的形式示出了实施例使用的可选布线布局；
图12以框图的形式示出了实施例使用的电压控制电路；
图13以框图的形式示出了可选实施例电压控制电路；
图14以框图的形式示出了SRAM阵列实施例；
图15以平面图的形式示出了用于SRAM阵列实施例的单元布局；
图16以平面图的形式示出了图14的阱带单元的布局；
图17以框图的形式示出了集成电路实施例；以及
图18以流程图的形式示出了方法实施例。
附图、示意图是示意性的而不用于限制，但是为了说明目的而简化了本发明实施例的实例，并且附图没有按比例绘制。
具体实施方式
以下详细讨论各个实施例的制造和使用。然而，应该理解，本公开提供了许多可以在各种特定环境下具体化的可应用发明概念。所讨论的特定实施例仅仅是制造和使用的具体方式，并不用于限制本公开的范围以及不限制所附权利要求的范围。
现在详细描述其实例的本申请的实施例提供了用于使用FinFET器件的SRAM单元的新颖方法和装置，其具有提高的SER免疫性和提高的单元扰乱免疫性。SRAM单元在p型上拉和n型下拉单元晶体管之间具有接近1的较高器件宽度比。N阱面积和N阱空间被放大和拉紧，这提高了电子收集且增加了SER免疫性。SRAM单元具有提高的读取扰乱免疫性，同时单元器件保持与低成本光刻设备兼容。SRAM的区域较薄，并且与SER免疫性一起提供了高密度。
在实施例中，使用用于单元内的所有晶体管的单鳍FinFET晶体管设置第一类型的SRAM单元阵列。SRAM单元具有中心N阱以及在N阱的任意侧上的第一和第二P阱。SRAM单元具有由单鳍FinFET晶体管形成的6T单元结构。设置一对交叉连接反相器，它们被连接以在真实和互补存储节点上存储数据。每个交叉连接反相器都具有p型上拉晶体管，其源极端子连接至单元正电压源CVdd。P型上拉晶体管形成在N阱中并且为单鳍FinFET晶体管。反相器的每一个进一步包括n型下拉晶体管。N型下拉晶体管也为单鳍FinFET晶体管。每个下拉晶体管的源极都连接至存储节点或互补处节点，漏极连接至单负电压源CVss。每个n型下拉晶体管都形成在一个P阱的上方。SRAM单元中的传输门晶体管连接在真实和互补位线节点与相应的存储节点之间。传输门为单鳍FinFET晶体管，分别形成在一个P阱的上方。传输门的栅极端子连接至字线节点。SRAM单元具有覆盖导体线，其向字线节点提供字线、向CVdd节点提供CVdd电压、以及向CVss节点提供CVss电压。位线和互补位线还为覆盖在单元上方且连接至位线和位线条节点的导体。
图1示出了实施例使用的6T SRAM单元10的简单电路图。在图1中，单元10在标为“SN”和“SNB”的存储节点上以真实和互补形式存储数据。位线(有时称为“数字”线)在标为“BL”的位线和标为“BLB”的位线条上以真实和互补形式从SRAM单元发送和接收数据。在使用6T单元10的SRAM阵列中，以行和列来配置单元。通常通过位线对形成列，在各个位线对之间设置单元。传输门晶体管PG‑1和PG‑2在读取和写入操作期间提供对SRAM单元的存储节点的访问，并且响应于字线“WL”上的电压将存储节点连接至位线。
SRAM电路的存储部分由组成CMOS反相器的交叉连接对的四个晶体管形成。上拉晶体管PU‑1和下拉晶体管PD‑1形成在存储节点SN处具有输出的一个反相器。上拉晶体管PU‑2和下拉晶体管PD‑2形成在存储节点SNB处具有输出的另一个反相器。第一反相器的输入为节点SNB，连接至晶体管PU‑1和PD‑1的栅极，以及第二反相器的输入为节点SN，连接至晶体管PU‑2和PD‑2的栅极。如图所示，上拉晶体管PU‑1和PU‑2可以为p型晶体管；当这些p型晶体管的栅极端在阈值电压之下时，这些晶体管将导通并且将标为“CVdd”的正单元电压源供给连接至对应的存储节点，从而在输出的节点上“上拉”。下拉晶体管通常为n型晶体管，当栅极电压超过预定阈值电压时，下拉晶体管导通并将对应的存储节点连接至标为“CVss”的用于“单元Vss”的地或Vss供给。电压供给将连接至用于CVdd的标为CVddN1、CVddN2以及用于CVss的CVssN1、CVssN2的节点处的单元。
上拉晶体管PU‑1和PU‑2形成在N阱区域14的上方。传输门栅极PG‑1和第一下拉晶体管PD‑1形成在第一P阱区域12中。第二传输门栅极PG‑2和第二下拉晶体管PD‑2形成在第二P阱区域16中。此外，上拉晶体管PU‑1和PU‑2具有四个端子：源极、漏极、栅极和块端子(bulk terminal)。块端子为N阱，且通过一个或多个N阱接触进行电连接。如以下进一步描述的，N阱连接至正电源；在该实施例中，可以为正电源Vdd，其与单元正电压源CVdd电隔离。
在操作中，如果传输门PG1和PG2无效，则SRAM单元10将不确定地维持存储节点SN和SNB处的互补值。这是因为交叉连接反相器对中的每个反相器都驱动另一个的输入，从而维持存储节点处的电压。这种情况将保持稳定，直到从SRAM中去除电能或者执行改变存储数据的写入循环。
在写入循环期间，字线WL将变得有效(通常为逻辑1或“高”电压)并导通传输门PG1和PG2，将存储节点SN、SNB连接至对应的位线BL、BLB。如果存储节点SN为“逻辑1”或高电压且位线电压BL为“0”或低电压，则传输门晶体管PG‑1和位线BL将释放存储节点SN，与上拉晶体管PU‑1的动作相反。同时，位线BLB上的互补数据将必须为“1”或高电压，其将连接至节点SNB处存储的“低”电压或“0”。因此，下拉晶体管PD‑2将试图在位线BLB上下拉。随着存储节点SNB上升，上拉晶体管PU‑1将截止，随着存储节点SN值下降(由于通过传输门PG‑1的释放)，下拉晶体管PD‑2将截止，类似地，上拉晶体管PU‑1将导通并且存储节点SN将上升至“1”或高电压。因此，在写入循环期间，当存储数据切换时，上拉晶体管PU‑1和PU‑2可以连接以与传输门(pass gate)PG‑1和PG‑2相反，这是为什么“阿尔法”比(电流PUIon与电流PGIon的比)对于写入访问时间比较重要的原因。如果在真实和互补位线对上呈现的写入数据不同于已经存储在SRAM单元中的数据，则传输门PG‑1、PG‑2必须能够在写入期间克服晶体管PU‑1和PU‑2的“上拉”动作。
在读取循环期间，可以在“预充电”操作中以中间电压或高电压放置位线和位线条BL、BLB。然而，在读取循环期间，位线初始没有被有效驱动。然后，字线WL变得有效从而开始读循环，并且将对应的位线连接至存储节点SN和SNB。两个存储节点中的一个将为逻辑“0”或低电压，这意味着下拉晶体管PD‑1或PD‑2中的一个将通过传输门PG‑1或PG‑2连接至位线，并且下拉晶体管将需要对位线进行放电以将其下拉。所以下拉晶体管的驱动强度影响读取访问时间。相反，如果位线为逻辑“1”的预充电电压并且对应的存储值为逻辑“1”，则连接至该位线的上拉晶体管PU‑1或PU‑2只需要保持位线上的电压；所以可以看到上拉晶体管的驱动强度对于读取访问时间来说不是很严格。
图2以截面图示出了实施例可使用的多鳍FinFET器件30。在图2中，示出了半导体衬底31。在该“多鳍”配置中，鳍33由半导体材料形成。例如，鳍33可以通过光刻图样和蚀刻工艺形成以从衬底31去除半导体材料。示出场氧化物或其他电介质35沉积在衬底表面上并部分地延伸到鳍33的侧面上方。示出栅极电介质37形成在鳍33的垂直侧面和顶部上。示出栅极39沉积在鳍37和电介质37的上方。有源区域形成在每个鳍33的顶面上，并且沿着每个鳍33的垂直侧面形成。公共栅极39在三个鳍的上方延伸。如果三个鳍进一步并行连接在一起，则可以形成单个FinFET晶体管；可选地，将使用图3所示结构形成具有公共栅极连接的三个单鳍FinFET晶体管。示出层间电介质材料41沉积在栅极材料的上方。例如，栅极39可以为掺杂多晶体管。硅化物可以形成在栅极39的上方以减小阻抗。金属栅极材料可用于栅极39来代替多晶硅或者与多晶硅进行组合。栅极电介质37可以为氧化物、氮化物、氮氧化物、包含氧化物层的氮、包含氧化物层的铪、包含氧化物层的钽、包含氧化物层的铝、或高K电介质材料，其中，介电常数大于10。此外，栅极电介质还可以为Ta2O5、Al2O3、PEOX、TEOS中的一种或者这些电介质的任何组合。电介质材料的多层可以用于栅极电介质、场氧化物、或层间电介质。鳍33可以被掺杂以在被栅极37覆盖的沟道区域的外侧形成源极和漏极区域，从而形成FET晶体管。可选地，鳍可以形成具有均匀掺杂鳍的耗尽(depletion)模式晶体管。
在可选实施例中，图3以截面图示出了绝缘体上硅或“SOI”实施例FinFET晶体管40。在图4中，多个元件与图2中的相同，并且共同的参考标号用于那些元件。可以为半导体衬底或其他衬底的衬底31作为非限制性实例包括硅、锗等，示出场氧化物或其他绝缘体35沉积在其上方。示出外延生长鳍43形成在绝缘体35的表面上。栅极电介质37、栅极39、和层间电介质41如图3所示进行设置。SOI鳍的使用使得通过不同的处理来形成鳍，然而，可以以与图2实施例相同的方式形成剩余元件；下面描述的SRAM阵列单元可以使用块鳍或SOI鳍方式。
图4以平面图示出了第一实例SRAM单元50的布局。在图5中，局部互连、鳍、和阱被示出用于使用单鳍FinFET器件的6T SRAM单元。如上述图1对晶体管进行标注，例如PG‑1、PU‑2等。鳍被标为Fin1、Fin2、Fin3、和Fin4，并且分别为半导体鳍。Fin1和Fin4形成在P_well‑1和P_well‑2的上方。Fin2和3形成在N阱区域的上方以提供用于p型晶体管PU‑1、PU‑2的半导体区域。N阱区域还提供了用于p型晶体管的体或块端子(bulk terminal)的接触，并且在SRAM单元的实施例中，其可以连接至不同的正电压以进一步增强性能。该鳍提供了用于n型器件的沟道、源极和漏极区域，诸如用于Fin1的PD‑1和PG‑1以及用于Fin4的PD‑2和PG‑2。针对每个晶体管示出栅极材料，并且栅极覆盖鳍，形成晶体管。因此，在用于示出且任意选择的该定向中，PD‑1形成在Fin1的下部的上方，并且PG‑2形成在Fin4的下部的上方。
鳍还为用于上级金属图样化(图5未示出)的连接点，以将SRAM单元连接至位线、字线，并且单元电能提供CVdd和CVss。例如，字线接触图中所标的WLC1和WLC2。示为具有X图样的矩形材料的接触将垂直延伸作为形成在电介质层中的开口中的金属或其他导电材料，并且将为覆盖金属导体提供垂直连接。接触还在元件之间提供局部互连，例如，Fin3的下部连接至Fin4的下部。当需要时，图4还示出了通孔，其被示为在中心具有X的圆形形状。通孔垂直地在不同的金属层之间(诸如在金属metal‑1和metal‑2之间)提供连接。所以字线接触WLC1被示为具有覆盖通孔。接触还提供局部互连，诸如存储节点SN处的接触，其将PU‑2、PD‑2的栅极以及晶体管PU‑1(Fin2)和PD‑1(Fin1)等的对应源极/漏极端子连接在一起。Fin1将位线节点BLND连接至传输门晶体管PG‑1的一个源极/漏极，存储节点SN连接至在另一源极/漏极端子，所以WLC1的字线上的电压可以通过导通传输门晶体管PG‑1将这些节点连接在一起。类似地，Fin4在传输门晶体管PG‑2的一个源极/漏极端子处提供位线条节点BLBND，并且字线接触WLC2及其通孔提供针对字线的连接，使得字线电压可以导通PG‑2以将BLBND连接至存储节点SNB。
随着器件变小，可以减小可用于SRAM存储的电容。在图5的实施例中，布局提供了用于存储节点SN和SNB的电容。Fin2延伸到PU‑1的有源区域外且延伸到PU‑2的栅极材料的下方。类似地，Fin3延伸到PU‑2的有源区域外且延伸到PU‑1的栅极材料的下方。鳍Fin2、Fin3的每一个也是存储节点SN或SNB的一部分。因此，通过使鳍延伸到晶体管的有源区域外和栅极材料的下方，用于SRAM单元中的数据存储的电容增加。
SRAM单元50具有中心N阱部分，其上形成鳍Fin2和Fin3。Fin2提供如图1中的节点CVddN1，通过接触和通孔连接至上拉晶体管PU‑1的一个端子。Fin2还提供连接至PU‑1的另一端子的存储节点SN。Fin3提供连接至诸如图1所示的上拉晶体管PU‑2的一个端子，并且如图1所示另一源极/漏极端子连接至SNB。如图1所示，PU‑1和PU‑2通常为p型晶体管。N阱可以连接至电压端子以针对形成在Fin2和Fin3上的晶体管提供块或体连接。例如，N阱可以连接至外围Vdd电源线，重要的是该电压与单元正电源电压CVdd电隔离。在其他实施例中，N阱可以连接至单元正电源电压CVdd。
单元50在垂直或Y方向上具有间距Y1以及在水平或X方向上具有间距X1。这些间距的实际尺寸通过正在使用的半导体工艺的设计规则和规模来确定。在特定实施例中，X1与Y1的比率可以大于或等于2。
图5示出了N阱区域中的图4器件的放大图。在图5中，用于存储节点SN的增加电容为标为51的区域，并且用于存储节点SNB的增加电容为标为53的区域。这些区域的每一个都被认为是“虚拟(dummy)”晶体管dummy‑1和dummy‑2。即使栅极材料在这些位置处覆盖半导体鳍，也不形成晶体管，但是代替地在鳍(例如，Fin2或Fin3)与栅极(PU‑2或PU‑1)之间形成增加的电容。鳍和栅极通过用作电容器电介质的栅极电介质材料来分离。
图6示出了沿着图4中的线6‑6’截取的截面。在图6中，设置例如可以为硅衬底的衬底31。N阱形成在中心位置，并且第一和第二P‑阱形成在N阱的任一侧。在所示实施例中，使用用于FinFET器件的块鳍。鳍Fin1、Fin2、Fin3、和Fin4延伸穿过电介质层35，并且栅极电介质形成在鳍的上方。例如，用于晶体管PG‑1的栅极被示为覆盖Fin1，用于上拉晶体管PU‑2的栅极被示为覆盖Fin3的有源区域，而同一栅极延伸以覆盖Fin2的“dummy‑1”部分。用于下拉晶体管PD‑2的栅极被示为在截面中覆盖Fin4。字线接触WLC1被示为在PG‑1的栅极的上方，而邻接接触BTC被示为在用于dummy‑1的增加电容的栅极的上方，如图4所示，通过该接触截取截面。
图7以平面图示出了在实例布局中配置的两个SRAM单元50和50’。如本领域技术人员已知的，当单元被配置在一起以形成阵列时，单元布局可以翻转或旋转以能够实现更高的封装密度。通常，通过在单元边界或轴的上方翻转单元并与原始单元相邻放置翻转单元，公共节点和连接可以组合以增加封装密度。在图7中，示出了一个实例。如上面的图4所示正确地示出单元50。单元50’为复制单元但在单元50的顶部处的X轴的上方翻转。公共部件BLND、CVddN2、和CVssN2进行组合以节省空间。因此，两个单元堆叠在小于单元边界面积两倍的空间内。N阱进行组合以在Y方向上延伸，P阱也是如此。字线接触配置在单元的中心部分，并且字线可以在X方向上的行中进行配置，而P‑阱‑1具有用于将单元负电压源CVss连接至节点CVssN1、CVssN1’的通孔；类似地，节点CVssN2提供将电压源连接至P‑阱2中的器件的空间。单元正电压源CVss可以连接至节点CVssN1和CVssN1’处的单元。如图所示，位线可以连接至P‑well_1之间的边界处的公共节点BLND处的两个节点，并且互补位线可以使用节点BLBND和BLBN’连接至单元。
图8以截面图示出了沿着图7中的线8‑8’截取的截面。在图8中，从右侧开始并且走向左侧，截面示出了邻接的接触BTC覆盖用于上拉晶体管PU‑1的栅极的一部分，截面继续半导体鳍形成在N阱的上方，并且接触示出接触N阱中形成的Si‑Ge区域。截面继续且示出了用于上拉晶体管PU‑2的栅极，然后用于节点CVddN2的另一接触(包括通孔部分)，然后截面通过用于单元50’中的上拉晶体管PU‑2’的栅极截取，然后通过覆盖用于上拉晶体管PU‑1’的栅极的单元140’中的邻接接触BTC。
图9以平面图示出了由单端口SRAM单元(诸如图4的实施例)形成的实例SRAM阵列60。为了增加布局密度，该单元被旋转或翻转以提供高密度SRAM阵列。在列中示出P阱和N阱，并且用于任何单元的N阱面积与P阱面积的比率在80％至120％的范围内，包括范围85％至115％。P阱尺寸等于N阱之间的间隔。单元可以旋转0或180度(如标记(R0)或(R180)所表示)，或者在X或Y边界的上方翻转(如标记(MX)或(MY)所表示)。单元功能和器件大小以及相对位置不被布局翻转或旋转所影响，但是如上面的图7所示，沿着边界的公共元件有时进行组合以增加封装密度。
在图4、图5和图7的实施例中，鳍被示出具有公共宽度。然而，一些鳍可以具有不同于其他鳍的宽度，例如，N阱区域中的鳍可以宽于P阱区域中的鳍。这些修改将提供用于上述每个单元的可选实施例。
为了示出的清楚，示出各个实施例的图4、图5和图7的布局图示出了局部互连、接触、通孔和栅极连接，但是省略了金属层。图10以简化平面图示出了覆盖用于SRAM单元的金属图样的一个实施例。在图9中，可以作为金属1或金属2导体的字线导体被示出在X方向上横跨单元的中间延伸。查看图4或图7中用于字线接触的通孔，可以观察到，通常从左到右沿着单元的中心部分配置字线连接。位线和位线条连接在N阱的相对侧上平行配置并且在Y方向上延伸。单元正电源CVdd在N阱上方中心延伸的Y方向上进行配置。再次检查图5和图6的布局图，例如，可以观察到，节点CVddN1和CVddN2以及相关联的通孔在用于垂直连接的对准中进行配置。
在图9的实施例中，在N阱的外部和相对侧上以及在位线对的外侧，还示出垂直地配置第一和第二Vss线。例如，图4和图7中的节点CVssN1和CVssN2示出了在每个单元布局的什么地方形成用于这些连接的接触和通孔。在图10实施例的列中配置位线、CVdd、以及第一和第二CVss线。这些导体可以形成在金属1、金属2或其他金属层中，只要它们相互电隔离以及与字线导体电隔离。
图11以平面图示出了可用于将图4和图7的SRAM单元连接至对应的金属层导体的可选金属图样。在图11中，沿着X方向或在行中形成字线导体以及第一和第二Vss导体；而Vdd导体CVdd和位线对在Y方向上且平行或在列中延伸。再次检查图4和图7所示的接触和通孔，可以容易地观察到针对各种导体的单元节点的对准。
通过使用电压控制或“辅助”电路进一步增强实施例的单鳍FinFETSRAM单元的操作。该电路用于针对不同操作在正单元电压源CVdd上提供不同电压。对于单鳍FinFET SRAM单元，在写入循环中使用降低的CVdd电压，而在读取循环中使用的电压等于或大于字线上的电压。在一些实施例中，电压控制电路可用于为等待模式提供降低的CVdd。通过在写入期间降低电压CVdd，可以解决当上拉器件和传输门器件为相同尺寸时发生的写裕度问题。此外，通过在读取期间增加SRAM单元的CVdd电压，可以增加单元的读取存取的速度。
图12示出了列电压控制电路75；如以下进一步描述，可以针对实例SRAM阵列中的每一列进行设置。使能控制信号可以使得电压控制电路75在写入操作期间输出小于字线V_WL上的电压的电压CVdd。此外，在其他实施例中，电路还可以在读取操作期间在CVdd上输出提升或上升电压；可选地，电压CVdd可以近似等于读取操作中的字线电压。最后，当SRAM阵列处于“等待”模式时，单元正电源电压CVdd可以基本上从标称电平减小600毫伏。当在诸如蜂窝电话、写字板、膝上型计算机、PDA、电子书、音乐或视频播放器等的电池供电设备中使用包含SRAM阵列的系统或集成电路时，该特征尤其重要。
图13示出了可选电压控制电路76的简化电路图。在图13中，代替创建用于写入的减小电压和用于读取的增加电压的电压控制电路，输入Vdd电压包括“hi”和“lo”电压。然后，电压控制电路76基于控制输入信号在它们之间进行选择，并向单元的CVdd输出所选电压。再次，如表1所示，单元正电压CVdd可以在写入和等待操作期间减小，并且在读取期间增加，以增强单鳍实施例SRAM单元的读取存取时间。
图14示出了例如使用图4的FinFET单元50以形成阵列的实施例SRAM阵列80。SRAM单元50在标为C1‑CN的列中进行配置。单元的每一列都具有标为CVDD_1‑CVdd_N的单元CVdd线。单位单元在行中进行配置，并且字线(为了简化未示出)将沿着单元的每一行延伸。在给定循环(例如，读取循环)中，可以通过字线上的电压选择单元的行，并且所存储的数据将成为用于每一列的位线对(在该图中也没有示出)上的输出。
单元C1‑Cn的每一列都具有电压控制电路75。在该示例性实施例中，输入为单Vdd电压，诸如Vdd外围。可选地，例如，电压控制电路可以为图12所示的这些电路，并且接收高和低Vdd电压输入。输出为用于每一列的单元CVdd。
图15以另一平面图示出了使用实施例的SRAM单元的SRAM阵列85的布局。在图15中，SRAM阵列包括标为“阱带单元”的单元行。这些单元不存储数据，但是代替地在N和P阱之间提供链接以根据需要提供块端子电压。类似地，SRAM阵列85的边缘包括列边缘带/虚拟单元，其提供针对电压源Vdd和Vss的连接。此外，如图所示，阵列包括WL_edge虚拟单元，其提供针对字线的连接并且可以包括用于字线的驱动电路。
图16以平面图示出了在图15的阵列85中使用的单个阱带单元的布局。在图16中，位单元被示为在阱带单元的上方。例如，位线可以为图4的单鳍实施例SRAM单元50。在列导体(例如可以为诸如meta‑2的金属层)中，左侧为第一CVss线，然后为位线，CVdd线通过位线单元、位线条线、然后是第二CVss线的中心部分延伸。在行中，字线横跨位单元水平延伸，字线可以为metal‑1导体，例如通过层间电介质与列导体分离。还可以使用其他金属层。
在阱带单元中，被示为以行进行配置的导体，并且可用于将N阱带线连接至例如阵列外(诸如Vdd外围)的Vdd线。P阱带线还水平延伸且可以连接至P阱和Vss线。对于单鳍FinFET SRAM单元实施例，N阱与CVdd隔离，并且N阱带从外围或另一源极连接至Vdd，并且与CVdd电隔离。
图17以框图示出了实施例集成电路，其具有连接至三个SRAM阵列(被配置为等级1高速缓存L1、等级2高速缓存L2、和标为SRAM的通用存储器)的核心处理器。核心处理器可以为微处理器、精简指令集计算机(“RISC”)核、诸如SRM核的许可核、数字信号处理器(“DSP”)等。例如，图4的单鳍FinFET SRAM单元可以用于在集成电路87上形成存储SRAM。对于该类型的SRAM阵列，密度(每单位面积的数据位)是最重要的。对于高速缓存L1和L2，可以使用图4的SRAM单元，或者可选地，可以使用诸如多鳍FinFET单元的其他SRAM单元。
图18在流程图中示出了示例性方法实施例。在步骤61中，在半导体衬底上形成单鳍FinFET晶体管的SRAM单元的第一阵列，单元具有N阱和P阱，并且N阱面积与P阱面积的比率在80％至120％之间。在步骤63中，提供电压控制电路以向单元输出单元正电源CVdd。在步骤65中，在写入循环期间，单元的CVdd电压降至小于所选单元的字线上的电压，在读取循环期间，增加或保持SRAM单元的单元正压电源CVdd至等于或大于字线上的电压的电压。通过改变仅具有单鳍FinFET晶体管的较小SRAM单元的单元电源电压，可以改善写裕度和读取存取时间。本申请实施例的使用使得直接在单个制造工艺中在单个集成电路上设置高密度和SER免疫SRAM阵列。
在示例性实施例中，提供了一种SRAM单元结构。单元由一个N阱和两个P阱形成，N阱位于两个P阱之间。N阱与P阱的总面积比在80％至120％之间。因此，与传统的SRAM单元相比放大了N阱面积。N阱包含至少一个p型FinFET晶体管，其可以为上拉晶体管，并且每个P阱都包含至少一个n型FinFET晶体管，其可以为下拉晶体管或传输门晶体管。每个FinFET晶体管都具有形成在半导体鳍上的沟道区域。FinFET晶体管具有覆盖半导体鳍的栅极。栅极电介质覆盖半导体鳍和栅极材料之间的半导体鳍。
在另一实施例中，SRAM单元的每一个都包括一对交叉连接反相器。交叉连接反相器被配置为在真实存储节点和互补数据存储节点上存储数据。每个反相器都包括由单鳍FinFET晶体管形成的p型上拉晶体管和n型下拉晶体管。每个SRAM单元都具有第一和第二n型传输门，连接在真实和互补位线与对应的存储节点之间。上拉晶体管形成在N阱区域中。第一反相器下拉晶体管和第一传输门形成在第一P阱区域中，而第二反相器下拉晶体管和第二传输门形成在第二P阱区域中。交叉连接反相器的上拉晶体管的每一个都将单元正电源CVdd连接至对应的一个真实和互补存储节点。类似地，反相器的下拉晶体管将单元负电源CVss连接会至对应的一个真实和互补存储节点。SRAM单元接收CVdd线、第一和第二CVss线、位线和位线条线以及字线。
在附加实施例中，SRAM单元被配置为使得N阱与P阱的总面积比率在90％至110％的范围内。CVdd线覆盖SRAM单元的P阱区域。第一CVss线覆盖第一P阱区域，第二CVss线覆盖第二P阱区域。CVdd线、CVss线、位线的每一个的纵轴都相互平行放置。
在另一实施例中，SRAM单元接收来自电压控制电路的输出的CVdd电压。电压控制电路具有连接至Vdd外围电压的输入和使能输入。电压控制电路能够使输入具有表明读取循环的读取状态和表明写入循环的写入状态。在读取循环期间，电压控制电路向SRAM单元输出基本等于或大于电压控制电路的电压输入的CVdd电压。在写入循环期间，电压控制电路输出低于电压控制电路的Vdd输入的CVdd电压。
在又一实施例中，SRAM单元如上所述形成，包括中心地定位在两个P阱区域之间的N阱区域。N阱与P阱区域的面积比在80％至120％之间。此外，深N层可以形成在N阱区域和两个P阱区域的下方并包围N阱和两个P阱区域。
在另一实施例中，提供了SRAM单元结构。在SRAM单元结构中，每个SRAM单元都包括N阱和两个P阱，N阱中心地定位在两个P阱之间。N阱与两个P阱区域的总面积比在85％至115％的范围内。每个SRAM单元都包括两个反相器，它们被连接以在存储节点和互补存储节点上存储数据。每个反相器都由作为形成在N阱区域上方的单鳍FinFET的p型上拉晶体管形成，并且每个反相器还包括作为形成在两个P阱区域中的一个上方的单鳍FinFET的n型下拉晶体管。SRAM单元还包括作为n型晶体管的两个传输门，它们分别为单鳍FinFET并且每个传输门都形成在两个P阱区域中的一个的上方。在SRAM单元结构的该实施例中，上拉p型晶体管和下拉n型晶体管的尺寸基本相同。
在又一些实施例中，SRAM单元结构包括覆盖用于提供单元正电源CVdd的单元的导线，定位在N阱的上方。此外，导线被设置为覆盖用于提供单元负电源CVss的单元，在存在两条CVss线的实施例中，一个覆盖两个P阱区域的每一个，它们相互平行且与CVdd线平行。在附加实施例中，传输门将SRAM单元的真实和互补存储节点连接至真实和互补位线节点，用于向/从SRAM单元发送/接收数据。还提供一对位线导线覆盖单元且与CVdd和CVss导线平行，位线导体还相互平行。位线导体连接至SRAM单元的位线节点。
在又一实施例中，提供了SRAM单元结构，并且通过电压控制电路提供单元正电源CVdd。电压控制电路具有电压输入Vdd、使能输入，并输出CVdd电压。在实施例中，电压控制带你路能够使线具有表明写入循环和读取循环的不同状态。用于读取循环的CVdd上的电压输出等于或大于电压控制电路的输入电压。对于写入循环，CVdd线上的电压输出小于电压控制电路的电压输入。SRAM单元可包括深N阱层，其位于P阱区域和N阱区域之下并包围SRAM单元。
在另一实施例中，使用单鳍FinFET晶体管提供SRAM结构。在SRAM单元结构中，一对反相器进行交叉连接以在存储节点和互补存储节点处存储数据。一对位线(真实位线和互补位线)响应于字线上的电压通过第一传输门和第二传输门连接至SRAM存储节点。SRAM单元结构包括中心N阱区域以及第一和第二P阱区域。传输门为n型FinFET晶体管，其具有单鳍且形成在第一和第二P阱区域的上方。对于每个交叉连接反相器，SRAM单元结构包括作为单鳍FinFET的p型上拉晶体管，其连接在用于接收电压CVdd的单元正电源节点与一个存储节点之间。每个交叉连接反相器还包括作为单鳍FinFET的n型下拉晶体管，其形成在第一和第二P阱区域中的一个的上方，并连接在一个存储节点与用于接收单元负电源CVss的节点之间。
在该实施例的SRAM单元结构中，通过将作为形成在N阱区域上方的p型单鳍FinFET的每个上拉晶体管的有源区域的鳍部延伸到另一p型上拉晶体管的栅极部的下方来增加用于存储节点和互补存储节点的可用电容。上拉晶体管的延伸鳍部与N阱中的其他上拉晶体管的栅极部之间的界面材料为电介质材料。栅极电介质材料可以为氧化物、氮化物、氮氧化物、包含氧化物层的氮、包含氧化物层的铪、包含氧化物层的钽、包含氧化物层的铝或高K电介质材料，其中，介电常数大于10。此外，栅极电介质还可以为Ta205、Al2O3、PEOX、TEOS中的一种或者这些电介质的任何组合。在又一实施例中，SRAM单元结构被配置使得在相同的单位单元中，真实和互补位线通过CVdd导线相互屏蔽。用于形成SRAM单元阵列的实施例的相邻SRAM单元之间的位线通过Vss导体相互屏蔽。
在另一实施例中，SRAM阵列被设置在集成电路上，SRAM阵列包括以行和列进行配置的多个SRAM单元。单元的每一列都具有电压控制电路，其接收诸如Vdd外围的Vdd输入电压，并在覆盖SRAM单元的导线上输出CVdd电压。在SRAM单元结构中，每个SRAM单元都包括N阱和两个P阱，N阱中心地定位在两个P阱之间。N阱与两个P阱的总面积比在85％至115％的范围内。SRAM单元分别包括两个反相器，它们进行交叉连接以在数据节点和互补数据节点处存储数据。每个反相器都由作为形成在N阱区域上方的单鳍FinFET的第一p型上拉晶体管形成，并且每个反相器都包括作为形成在两个P阱区域中的一个的上方的单鳍FinFET的n型下拉晶体管。SRAM单元还包括作为n型晶体管的两个传输门，它们都为单鳍FinFET并且每个传输门都形成在两个P阱区域中的一个的上方。在SRAM单元的该实施例中，上拉晶体管和下拉晶体管的尺寸基本相同。
在附加实施例中，SRAM阵列的SRAM单元分别包括覆盖单元的导线，用于提供单元正电源CVdd，定位在N阱区域的上方。此外，设置覆盖单元的导线，用于提供单元负电源CVss，在存在覆盖单元每一列的两条CVss线的实施例中，一个覆盖两个P阱区域中的每一个，并且相互平行且与CVdd导体平行。在SRAM单元的附加实施例中，两个传输门将SRAM单元的真实和互补存储节点连接至真实和位线节点，用于向/从SRAM单元发送/接收数据。还设置了一对位线导线，覆盖单元的列并且与CVdd和CVss导线平行，位线导体还相互平行。字线导体形成在每个SRAM单元的上方并且连接至每个SRAM单元的传输门晶体管。
在SRAM阵列的又一实施例中，SRAM单元分别从用于列的电压控制电路接收单元正电源CVdd。电压控制电路具有电压输入Vdd、使能输入并输出CVdd电压。在一个实施例中，电压控制电路能够使线具有表明写入循环和读取循环的不同状态。用于读取循环的CVdd上的电压输出等于或高于电压控制电路的输入电压。对于写入循环，CVdd线的电压输出低于电压控制电路的电压输入。SRAM单元可包括深N阱层，其位于P阱区域和N阱区域的下方并且包围SRAM单元。
在SRAM阵列中，SRAM单元包括N阱和P阱区域，并且N阱区域与P阱区域的总面积比在90％至110％之间。在附加实施例中，SRAM单元包括作为形成在N阱区域中的单鳍FinFET晶体管的上拉器件，其包括栅极、源极、漏极和基极端子。SRAM阵列可包括用于通过接触或通孔连接N阱金属线以电控制N阱电压的N阱带单元。N阱金属线可以与用于单元的CVdd电压电隔离，并且可以连接至预定正电源，诸如Vdd外围。
在SRAM阵列的附加实施例中，SRAM单元在存储节点和互补存储节点处具有增加的电容，这通过将N阱区域中用于两个p向上拉晶体管的鳍的有源部分延伸到其他p型上拉晶体管的栅极导体的下方来设置。
在上述SRAM单元实施例中，在又一附加实施例中，SRAM单元分别具有短间距距离Y1和较长间距距离X1。在附加实施例中，X1与Y1的比率可以大于约2。
在另一实施例中，一种集成电路包括至少一个具有第一单元大小的SRAM单元的单端口SRAM阵列。第一单元大小SRAM单元的每一个都由6T SRAM单元形成，具有进行连接以在存储节点和互补存储节点上存储数据的一对交叉连接反相器，并且每个单元都响应于字线上的电压通过传输门连接至真实和互补位线的位线对。第一单元大小SRAM单元中的每个晶体管都为单鳍FinFET晶体管。第一单元大小SRAM单元的每个交叉连接反相器都包括p型上拉晶体管，连接在真实和互补存储节点中的一个与单元正电源CVdd之间。第一SRAM阵列中的SRAM单元以行和列进行配置。第一SRAM阵列中的单元的每一列都包括用于输出单元正电源CVdd的电压控制电路。
在上述集成电路实施例中，电压控制电路具有两个状态，一个用于读取循环，一个用于写入循环。在附加实施例中，在读取循环期间，单元正电源CVdd上的电压输出将近似等于字线电压。在写入循环期间，在另一实施例中，单元正电源CVdd将低于字线上的电压50至400毫伏之间。
在另一实施例中，提供了集成电路，包括处理器以及至少整体由单鳍FinFET晶体管形成的第一单端口SRAM阵列，阵列的每个SRAM单元都具有中心N阱区域以及第一和第二P阱区域，N阱区域与P阱区域的总面积的面积比在85％至115％之间。
在方法实施例中，分别由单鳍FinFET晶体管形成的SRAM单元的第一阵列设置在集成电路中，SRAM单元分别包括N阱和两个P阱区域，并且N阱与P阱的面积比在80％至120％之间。设置电压控制电压并将单元正电源CVdd输出至SRAM单元。在写入循环期间，电压控制电路将单元的CVdd电压降低至小于电压控制带你路的Vdd输入电压的电压。在读取循环期间，电压控制带你路保持处于与输入电压相同的电压的电压CVdd，或者将电压CVdd增加至大于输入电压的电压。
本申请的范围不限于说明书中描述的结构、方法和步骤的特定所示实施例。本领域的技术人员从实例实施例的公开中容易地理解可以利用现有或稍后开发的执行与本文描述对应实施例基本相同的功能或实现基本相同的结果的工艺或步骤，并且这些可选实施例可以作为实施例的部分。因此，所附权利要求用于在它们的范围内包括这些工艺或步骤。