子字线驱动器和半导体集成电路器件.pdf

本发明提供了一种子字线驱动器以及具有子字线驱动器的半导体集成电路器件。所述半导体集成电路器件包括相邻的四个子字线驱动器，所述相邻的四个子字线驱动器被配置成响应于四个主字线的信号而驱动四个子字线，其中，所述相邻的子字线驱动器中的第一和第二子字线驱动器彼此共享一个保持器晶体管，且所述相邻的子字线驱动器中的第三和第四子字线驱动器彼此共享一个保持器晶体管。

权利要求书一种半导体集成电路器件，包括：
多个主字线；以及
多个子字线，所述多个子字线被配置成响应于所述多个主字线中的每个的信号而被驱动，
其中，所述多个子字线从分别布置在单元阵列区的两侧边缘处的子字线驱动器区向所述单元阵列区延伸，
从一个子字线驱动器区向所述单元阵列区延伸的多个子字线中的选中的一个子字线和与所述选中的子字线相邻的另一个子字线，分别响应于不同的主字线的信号而被驱动，并且
所述不同的主字线的信号具有不同的逻辑电平。
如权利要求1所述的半导体集成电路器件，其中，从另一个子字线驱动器区向所述单元阵列区延伸的多个子字线中的选中的一个子字线和与所述选中的子字线相邻的另一个子字线，分别响应于所述不同的主字线的信号而被驱动。
如权利要求2所述的半导体集成电路器件，其中，所述多个子字线被配置成使得从一个子字线驱动器区延伸的子字线和从另一个子字线驱动器区延伸的子字线被交替布置。
如权利要求3所述的半导体集成电路器件，其中，布置在所述单元阵列区上的任意子字线和与所述任意子字线相邻的其它子字线，分别响应于所述不同的主字线的信号而被驱动。
如权利要求4所述的半导体集成电路器件，其中，所述子字线驱动器包括反相器，所述反相器响应于选中的主字线的信号而被驱动。
如权利要求5所述的半导体集成电路器件，其中，所述反相器的输出信号线成为所述子字线本身，而未与任何元件连接。
如权利要求4所述的半导体集成电路器件，其中，布置在所述单元阵列区上的所述多个子字线，以响应于第一主字线的信号而被驱动的子字线、响应于第二主字线的信号而被驱动的子字线、响应于第三主字线的信号而被驱动的子字线以及响应于第四主字线的信号而被驱动的子字线的顺序连续布置。
如权利要求7所述的半导体集成电路器件，其中，在从一个子字线驱动器区延伸的相邻的一对子字线之间还连接了用于防止浮置的保持器晶体管，且在从另一个子字线驱动器区延伸的相邻的一对子字线之间还连接了用于防止浮置的保持器晶体管。
一种半导体集成电路器件的子字线驱动器，包括：
半导体衬底，所述半导体衬底被配置成包括具有PMOS晶体管的N阱和具有NMOS晶体管的P阱；
四个子字线，所述四个子字线被配置成平行延伸在所述N阱和P阱之上；
第一至第四子字线选择线，所述第一至第四子字线选择线被配置成沿与所述四个子字线交叉的方向延伸，并形成在所述N阱上；
一对VSS线，所述一对VSS线被配置成形成在所述P阱上，且被形成为与所述子字线的延伸方向平行；
第一主字线，所述第一主字线被配置成包括第一部分和第二部分，所述第一部分与所述子字线选择线中的两个子字线选择线具有两个交叉处，所述第二部分与所述一对VSS线交叉；以及
第二主字线，所述第二主字线被配置成包括第一部分和第二部分，所述第一部分与所述子字线选择线中的另外两个子字线选择线具有两个交叉处，所述第二部分与所述一对VSS线交叉。
如权利要求9所述的子字线驱动器，其中，所述四个子字线中的第一和第三子字线与所述第一主字线电连接，且所述四个子字线中的第二和第四子字线与所述第二主字线电连接。
如权利要求9所述的子字线驱动器，其中，所述四个子字线以不连续排序布置。
如权利要求9所述的子字线驱动器，其中，在位于所述N阱和所述P阱的相邻部分处的所述第一主字线和所述第二主字线中的主字线中，第一和第二部分彼此连接。
如权利要求9所述的子字线驱动器，其中，所述N阱的宽度是所述P阱的宽度的至少两倍。
如权利要求9所述的子字线驱动器，其中，所述一对VSS线中的一个被布置在所述第一和第二子字线之间的空间中，所述一对VSS线中的另一个被布置在所述第三和第四子字线之间的空间中。
一种半导体集成电路器件的子字线驱动器，包括：
半导体衬底，所述半导体衬底被配置成包括具有PMOS晶体管的N阱和具有NMOS晶体管的P阱；
四个子字线，所述四个子字线被配置成平行延伸在所述N阱和所述P阱之上；
子字线选择线，所述子字线选择线被配置成沿与所述四个子字线平行的方向延伸；
第一和第二VSS线，所述第一和第二VSS线被配置成形成在所述P阱上，沿与所述子字线的延伸方向垂直的方向延伸，并以预定间距彼此间隔开；
第一主字线，所述第一主字线被配置成包括基本上与所述四个子字线交叉的一对条形电极、以及与所述第一VSS线交叉的分支电极；
第二主字线，所述第二主字线被配置成包括基本上与所述四个子字线交叉的一对条形电极、以及与所述第二VSS线交叉的分支电极；
第三主字线，所述第三主字线被配置成包括基本上与所述四个子字线交叉的一对条形电极、以及与所述第一VSS线交叉的分支电极；以及
第四主字线，所述第四主字线被配置成包括基本上与所述四个子字线交叉的一对条形电极、以及与所述第二VSS线交叉的分支电极，
其中，所述子字线驱动器还包括第一保持器晶体管以及第二保持器晶体管，所述第一保持器晶体管位于所述第一和第三主字线的分支电极之间，所述第二保持器晶体管位于所述第二和第四主字线的分支电极之间。
如权利要求15所述的子字线驱动器，其中，所述子字线选择线的反相信号被输入到所述第一和第二保持器晶体管的栅极。
如权利要求15所述的子字线驱动器，其中，所述第一主字线与所述第一子字线电关联，所述第二主字线与所述第二子字线电关联，所述第三主字线与所述第三子字线电关联，以及所述第四主字线与所述第四子字线电关联。
如权利要求15所述的子字线驱动器，其中，所述第一和第二主字线的所述分支电极被布置在所述第一子字线的外部，而所述第三和第四主字线的所述分支电极被布置在所述第四子字线的外部。
一种半导体集成电路器件，包括：
第一子字线驱动器，所述第一子字线驱动器被配置成响应于第一主字线信号而驱动第一子字线；
第二子字线驱动器，所述第二子字线驱动器被配置成响应于第二主字线信号而驱动与所述第一子字线相邻的第二子字线；以及
其中，所述第一主字线信号的逻辑电平与所述第二主字线信号的逻辑电平不同。
一种半导体集成电路器件，包括相邻的四个子字线驱动器，所述相邻的四个子字线驱动器被配置成响应于四个主字线的信号而驱动四个子字线，
其中，所述相邻的子字线驱动器中的第一和第二子字线驱动器彼此共享一个保持器晶体管，且所述相邻的子字线驱动器中的第三和第四子字线驱动器彼此共享一个保持器晶体管。

说明书子字线驱动器和半导体集成电路器件
相关申请的交叉引用
本申请要求2011年12月15日向韩国知识产权局提交的申请号为10‑2011‑0135701的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明涉及一种半导体集成电路技术，更具体而言，涉及一种子字线驱动器以及具有子字线驱动器的半导体集成电路器件。
背景技术
半导体存储器件，尤其是DRAM被设计成使得一个主字线选择性激活多个子字线中的一个。例如，当存在64个主字线且每个主字线存在8个子字线时，一个主字线激活8个子字线中的一个。
为了控制子字线，在存储器单元阵列附近布置子字线驱动器。子字线驱动器通常被配置成包括CMOS反相器和与CMOS反相器的输出端子连接的保持器晶体管（keeper transistor）。这里，CMOS反相器接收主字线信号，而保持器晶体管用于防止由未选中的子字线的浮置（floating）引起的问题。
如上所述，由于子字线驱动器被配置成包括具有NMOS晶体管的保持器晶体管和CMOS反相器，所以子字线驱动器包括一个PMOS晶体管和两个NMOS晶体管。因此，子字线驱动器需要布置成彼此分隔开的两个阱，且两个阱占用一定的面积。
随着半导体存储器件的存储器单元阵列的集成密度增加，控制电路区的面积也减小，并且因此，需要减小子字线驱动器的面积。
发明内容
在本发明的一个实施例中，一种半导体集成电路器件包括多个主字线和多个子字线，并且所述多个子字线被配置成响应于所述多个主字线中的每个的信号而被驱动。在半导体集成电路器件中，所述多个子字线从分别布置在单元阵列区的两个边缘处的子字线驱动器区向单元阵列区延伸，并且，从单元阵列区的一个子字线驱动器区延伸的多个子字线中的选中的一个子字线和与所述选中的子字线相邻的另一个子字线，分别响应于不同操作的主字线的信号而被驱动。
在本发明的另一个实施例中，一种半导体集成电路器件的子字线驱动器包括：半导体衬底，所述半导体衬底被配置成包括具有PMOS晶体管的N阱和具有NMOS晶体管的P阱；四个子字线，所述四个子字线被配置成平行延伸在N阱和P阱之上；第一至第四子字线选择线，所述第一至第四子字线选择线被配置成沿与所述四个子字线交叉的方向延伸且被形成在所述N阱上；一对VSS线，所述一对VSS线被配置成形成在P阱上，且形成为与子字线的延伸方向平行；第一主字线，所述第一主字线被配置成包括第一部分和第二部分，所述第一部分与所述子字线选择线中的两个子字线选择线具有两个交叉处，所述第二部分与所述VSS线对交叉；以及第二主字线，所述第二主字线被配置成包括第一部分和第二部分，所述第一部分与所述子字线选择线中的另外两个子字线选择线具有两个交叉处，所述第二部分与所述VSS线对交叉。
在本发明的另一个实施例中，一种半导体集成电路器件的子字线驱动器包括：半导体衬底，所述半导体衬底被配置成包括具有PMOS晶体管的N阱和具有NMOS晶体管的P阱；四个子字线，所述四个子字线被配置成平行延伸在N阱和P阱之上；子字线选择线，所述子字线选择线被配置成沿与四个子字线平行的方向延伸；第一和第二VSS线，所述第一和第二VSS线被配置成形成在沿与子字线的延伸方向垂直的方向延伸的P阱上，且以预定间距彼此间隔开；第一主字线，所述第一主字线被配置成包括基本上与四个子字线交叉的一对条形电极、和与第一VSS线交叉的分支电极；第二主字线，所述第二主字线被配置成包括基本上与四个子字线交叉的一对条形电极、和与第二VSS线交叉的分支电极；第三主字线，所述第三主字线被配置成包括基本上与四个子字线交叉的一对条形电极、和与第一VSS线交叉的分支电极；以及第四主字线，所述第四主字线被配置成包括基本上与四个子字线交叉的一对条形电极、和与第二VSS线交叉的分支电极。在子字线驱动器中，子字线驱动器还包括位于第一和第三主字线的分支电极之间的第一保持器晶体管、和位于第二和第四主字线的分支电极之间的第二保持器晶体管。
在本发明的另一个实施例中，一种半导体集成电路器件包括多个子字线驱动器，所述多个字线被配置成响应于主字线的信号而驱动子字线。在半导体集成电路器件中，相邻的子字线驱动器响应于具有不同逻辑电平的主字线信号而分别驱动子字线，以便省略保持器晶体管。
在本发明的另一个实施例中，一种半导体集成电路器件包括相邻的四个子字线驱动器，所述相邻的四个字线驱动器被配置成响应于四个主字线的信号而驱动四个子字线。在半导体集成电路器件中，相邻的子字线驱动器中的第一和第二子字线驱动器彼此共享一个保持器晶体管，而相邻的子字线驱动器中的第三和第四子字线驱动器彼此共享一个保持器晶体管。
附图说明
结合附图描述本发明的特点、方面和实施例，其中：
图1是说明根据一个实施例的布置子字线的方法的半导体集成电路的框图；
图2是图1的子字线驱动器区的内部电路图；
图3是示意性说明根据一个实施例的子字线的布置的示图；
图4和图5是根据一个实施例的子字线驱动器的布局图；
图6是说明根据另一个实施例的布置子字线的方法的半导体集成电路器件的框图；
图7是示意性说明根据一个实施例的子字线的布置的示图；
图8是子字线驱动器区的内部电路图；以及
图9和图10是根据一个实施例的子字线驱动器的布局图。
具体实施方式
在下文中，将经由实例实施例参照附图来描述根据本发明的实施例的子字线驱动器和半导体集成电路器件。
图1是说明根据一个实施例的布置子字线的方法的半导体集成电路器件的示意图。在此实施例中，将描述通过改变子字线的排序而去除保持器晶体管的技术。
如图1所示，半导体集成电路器件包括单元阵列区100、读出放大器阵列区（S/A阵列）110a和110b、子字线驱动器区（SWD）120a和120b、以及子孔（sub hole）130。
单元阵列区100包括沿附图中的x轴方向布置且在单元阵列区100的上部具有特定规则的多个子字线（在下文中，被称作SWL）。
读出放大器阵列区110a和110b分别布置在单元阵列区100的x轴的边缘处，且子字线驱动器区120a和120b分别布置在单元阵列区100的y轴的边缘处。子孔130分别位于读出放大器阵列区110a和110b与子字线驱动器区120a和120b的交叉部分。
通常，SWL顺序地被布置在单元阵列区100上。例如，连续顺序地布置SWL0至SWL15。此外，SWL被配置成使得相同的主字线来控制针对每组连续布置的SWL。例如，由第一主字线控制SWL0至SWL7，由第二主字线控制SWL8至SWL15。
然而，在此实施例中，布置SWL使得相邻的SWL分别由不同操作的主字线控制。
将以使用1:8编码方案驱动的SWL0至SWL15的布置为例展开描述。如图1所示，SWL0、SWL12、SWL2、SWL14、SWL4、SWL8、SWL6以及SWL10可以顺序地从一个子字线驱动器区120a向单元阵列100延伸，而SWL1、SWL13、SWL3、SWL15、SWL5、SWL9、SWL7以及SWL11可以顺序地从另一个子字线驱动器区120b向单元阵列100延伸。这里，SWL1可以布置在SWL0与SWL12之间，SWL13可以布置在SWL12与SWL2之间。SWL3可以布置在SWL2和SWL14之间，SWL15可以布置在SWL14的外部。虽然每对SWL0和SWL1、SWL13和SWL12、SWL2和SWL3及SWL14和SWL15是连续编号的，但它们被设计成分别与不同操作的主字线驱动器连接。
如图2所示，被布置成彼此分隔开的SWL0、SWL2、SWL4及SWL6，响应于从第一主字线驱动器（未示出）提供的第一主字线信号MWLB<0>，由配置为CMOS反相器的第一驱动器IN0、第三驱动器IN2、第五驱动器IN4以及第七驱动器IN6的操作来分别驱动。
在这种情况下，可以提供第一子字线选择信号FX<0>作为第一驱动器IN0的驱动电压，可以提供第三子字线选择信号FX<2>作为第三驱动器IN2的驱动电压。可以提供第五子字线选择信号FX<4>作为第五驱动器IN4的驱动电压，而可以提供第七子字线选择信号FX<6>作为第七驱动器IN6的驱动电压。
此外，与第二主字线驱动器（未示出）连接的SWL8、SWL10、SWL12以及SWL14，按照SWL12、SWL14、SWL8以及SWL10的排序布置，使得相邻的SWL可以由不同的主字线驱动器来分别控制。SWL12、SWL14、SWL8以及SWL10响应于从第二主字线驱动器（未示出）提供的第二主字线信号MWLB<1>，由第十三驱动器IN12、第十五驱动器IN14、第九驱动器IN8以及第十一驱动器IN10来分别驱动。这里，不同的主字线驱动器可以解释为是按照不同的定时被激活的主字线驱动器。例如，如果选中的主字线驱动器输出具有高电平的信号作为主字线信号，则与相邻的SWL连接的主字线驱动器输出具有低电平的信号作为主字线信号。
在这种情况下，提供第五子字线选择信号FX<4>作为第十三驱动器IN12的驱动电压，提供第七子字线选择信号FX<6>作为第十五驱动器IN14的驱动电压。提供第一子字线选择信号FX<0>作为第九驱动器IN8的驱动电压，提供第三子字线选择信号FX<2>作为第十一驱动器IN10的驱动电压。
尽管在图2中已描述了在一个子字线驱动器区中的一些子字线驱动器的结构，但上述规则同样可以应用于在另一个子字线驱动器区中的子字线驱动器的结构。
如图3所示，在布置于单元阵列区100上的SWL中，可以顺序布置分别响应于第一主字线信号MWLB<0>、第二主字线信号MWLB<1>、第三主字线信号MWLB<2>以及第四主字线信号MWLB<3>的SWL。图3仅被提供作为这个实施例的一个实例，并且具有上述规则的所有布置都可以包括在本发明的范畴中。
如果由在不同的定时激活的主字线驱动器来分别驱动相邻的SWL，那么现有技术的保持器晶体管的作用就无足轻重了。即，现有技术的保持器晶体管被提供用以防止SWL的浮置。然而，在此实施例中，当相邻的SWL由具有不同逻辑电平的主字线分别控制时，这种问题就基本上不会出现。例如，此实施例的一个方面与以下现象相似，所述现象为：与激活的字线相邻且共享位线接触点的字线的电压电平增加，而和所述与激活的字线相邻且与共享位线接触点的字线连接的晶体管的阈值电压降低。
当如此实施例中描述的那样来布置SWL时，可以省略保持器晶体管。
图4中示出了子字线驱动器的布局结构，在此布局结构中，经由根据此实施例的SWL的布置而省略了保持器晶体管。
参见图4，N阱205和P阱210在由子字线驱动器区120a和120b限定的半导体衬底200上沿y轴方向延伸。N阱205具有预定的线宽并与PMOS晶体管区相对应。P阱210具有预定的线宽并与NMOS晶体管区相对应。在此实施例中，N阱205的线宽被设计成是P阱210的线宽的两倍以上。即，由于在此实施例中省略了被配置成NMOS晶体管的保持器晶体管，所以将NMOS晶体管区的P阱210的线宽设计成N阱205的线宽的1/2或更小。
多个SWL可以基于图3的规则在N阱205和P阱210上沿图4的x轴延伸。
首先，由第一主字线信号MWLB<0>和第二主字线信号MWLB<1>控制的SWL0、SWL12、SWL2及SWL14，以第一间距d1布置在N阱205和P阱210的第一部分A1上。
由第一主字线信号MWLB<0>和第二主字线信号MWLB<1>控制的SWL4、SWL8、SWL6及SWL10，以第一间距d1布置在N阱205和P阱210的第二部分A2上。在此情况下，以比第一间距d1大的第二间距d2来布置SWL14与SWL4。
由第三主字线信号MWLB<2>和第四主字线信号MWLB<3>控制的SWL1、SWL13、SWL3以及SWL15，以第一间距d1布置在N阱205和P阱210的第三部分A3上。在这种情况下，SWL10与SWL1以第二间距d2而彼此分隔开。
由第三主字线信号MWLB<2>和第四主字线信号MWLB<3>控制的SWL5、SWL9、SWL7以及SWL11，以第一间距d1布置在N阱205和P阱210的第四部分A4上。在这种情况下，SWL15与SWL5以第二间距d2而彼此分隔开。
这里，第一部分A1至第四部分A4是沿着图4中的y轴方向彼此相邻布置的区域。第一部分A1至第四部分A4在此实施例中为了便于说明而任意划分的区域，并且第一部分A1至第四部分A4的区域可以大体上彼此类似。
第一至第四子字线选择信号线220a、220b、220c及220d被布置在N阱205上，以沿着图4的y轴方向基本上垂直于所述多个SWL而延伸。在这种情况下，第一子字线选择信号线220a与第二子字线选择信号线220b以及第三子字线选择信号线220c与第四子字线选择信号线220d每对都可以用第三间距d3分隔开，且第二子字线选择信号线220b与第三子字线选择信号线220c可以用比第三间距d3大的第四间距d4分隔开。尽管附图中未详细示出，但是第一至第四子字线选择信号线220a、220b、220c以及220d每个都可以具有与构成每个子字线驱动器的PMOS晶体管的源极部分（与N阱相对应）电连接的线形或结区。
VSS线235被布置在P阱210上的预定位置。VSS线235被分别布置在部分A1至A4中的每个中的第一SWL与第二SWL之间，以及第三SWL与第四SWL之间。VSS线235可以被布置成与SWL平行的线形，且VSS线235的线宽W基本上可以与第一间距d1相等或比第一间距d1稍小。尽管在附图中未详细示出，但是VSS线235可以具有与构成每个子字线驱动器的NMOS晶体管的源极部分（与P阱相对应）电连接的线形或结区。
第一和第二主字线240a、240b、242a以及242b以预定形状布置在第一部分A1和第二部分A2上，第三和第四主字线244a、244b、246a以及246b以预定形状布置在第三部分A3和第四部分A4上。
第一部分A1上的第一主字线240a被形成为分别分隔在N阱205和P阱210上。在N阱205上的第一主字线240a包括分别与第一子字线选择信号线220a和第二子字线选择信号线220b交叉的两个部分，且这两个部分彼此电连接。在P阱210上的主字线240a以单线的形状布置在第一部分A1上，以与布置在第一部分A1上的所有SWL0、SWL12、SWL2以及SWL14交叉。第二主字线242a可以布置在N阱205和P阱210上而不分隔开。第二主字线242a包括与N阱205上的第三子字线选择信号线220c和第四子字线选择信号线220d分别交叉的两个部分、和与P阱210上的VSS线235交叉的一个部分，且所有部分彼此电连接。这里，第一主字线240a可以与SWL0和SWL2电关联，而第二主字线242a可以与SWL12和SWL14电关联。
布置在第二部分A2上的主字线的形状与布置在第一部分A1上的主字线的形状相似。然而，第二部分A2上的第二主字线242b被形成为与第一部分A1上的第一主字线240a相似的形状，而第二部分A2上的第一主字线240b被形成为与第一部分A1上的第二主字线242a基本相似的形状。在这种情况下，第一主字线240b可以与SWL4和SWL6电关联，而第二主字线242b可以与SWL8和SWL10电关联。
相似地，布置在第三部分A3和第四部分A4上的主字线的形状，可以与布置在第一部分A1和第二部分A2上的主字线的形状基本上相似。第三部分A3上的第三主字线244a被形成为与第一部分A1上的第一主字线240a基本相似的形状，而第三部分A3上的第四主字线246a被形成为与第一部分A1上的第二主字线242a基本相似的形状。这里，第三主字线244a可以与SWL1和SWL3电关联，而第四主字线246a可以与SWL13和SWL15电关联。
第四部分A4上的第三主字线244b被形成为以与第二部分A2上的第一主字线240b基本相似的形状形成，而第四主字线246b采用与部分A2上的第二主字线242b基本相似的形状。这里，第三主字线244b可以与SWL5和SWL7电关联，而第四主字线246b可以与SWL9和SWL11电关联。
如图5所示，将第一至第四主字线242a、240b、246a以及244b整体布置在N阱205与P阱210之间的边界部分，且可以分为在N阱205上的主字线242a’、240b’、246a’以及244b’、和在P阱210上的主字线242aa和246aa。在这种情况下，第一主字线240aa和第二主字线242aa可以在第一部分A1和第二部分A2上未被分隔地布置成与SWL垂直，且第三主字线244aa和第四主字线246aa可以在第三部分A3和第四部分A4上未被分隔地布置成与SWL垂直。
根据此实施例，子字线驱动器被配置成使得通过改变SWL的布置排序而由不同的主字线分别控制相邻的SWL，由此省略保持器晶体管。因而，子字线驱动器的面积由于保持器晶体管的面积而减小，从而半导体集成电路器件的面积可以减小。
图6是说明根据另一个实施例的布置子字线的方法的半导体集成电路器件的框图。
这个实施例的半导体集成电路器件的基本配置与前述实施例的半导体集成电路器件的基本配置大体相似，但唯一的不同之处在于，在这个实施例中单元阵列区100上所布置的SWL的排序与前述实施例中单元阵列区100上所布置的SWL的排序不同。在这个实施例中，半导体集成电路器件具有如下结构：由于SWL的排序改变，两个子字线共享一个保持器晶体管。
参见图6，SWL0、SWL8、SWL16、SWL24、SWL2、SWL10、…被顺序布置成从一个子字线驱动器区120a向单元阵列区100延伸，而SWL1、SWL9、SWL17、SWL25、SWL3、…被顺序布置成从另一个子字线驱动器区120b向单元阵列区100延伸。
将参照图7来详细描述SWL的布置规则。首先，假设提供四个主字线，由第一主字线信号MWLB<0>来控制SWL0至SWL7，由第二主字线信号MWLB<1>来控制SWL8至SWL15，由第三主字线信号MWLB<2>来控制SWL16至SWL23，且由第四主字线信号MWLB<3>来控制SWL24至SWL31。在上述假设下，由不同的主字线信号分别控制的SWL彼此相邻地布置在子字线驱动器区120a和120b的每个中。
就一个子字线驱动器区120a而言，以响应于第一主字线信号MWLB<0>的SWL0、响应于第二主字线信号MWLB<1>的SWL8、响应于第三主字线信号MWLB<2>的SWL16、响应于第四主字线信号MWLB<3>的SWL24、响应于第一主字线信号MWLB<0>的SWL2、响应于第二主字线信号MWLB<1>的SWL10、响应于第三主字线信号MWLB<2>的SWL18、响应于第四主字线信号MWLB<3>的SWL26、响应于第一主字线信号MWLB<0>的SWL4……的排序来布置SWL。
就另一个子字线驱动器区120b而言，以响应于第一主字线信号MWLB<0>的SWL1、响应于第二主字线信号MWLB<1>的SWL9、响应于第三主字线信号MWLB<2>的SWL17、响应于第四主字线信号MWLB<3>的SWL25、响应于第一主字线信号MWLB<0>的SWL3、响应于第二主字线信号MWLB<1>的SWL11、响应于第三主字线信号MWLB<2>的SWL19、响应于第四主字线信号MWLB<3>的SWL27、响应于第一主字线信号MWLB<0>的SWL5……的排序来布置SWL。在这种情况下，从另一个子字线驱动器区120b延伸的SWL，分别位于从一个子字线驱动器区120a延伸的SWL对之间。
尽管由不同的主字线信号分别控制的SWL从子字线驱动器区120a和120b中的一个延伸，但由于SWL的折叠对称布置，相对于一个SWL（o）的相邻两个SWL中的一个SWL（x）仍由与SWL（o）相同的主字线信号控制。因此，仍可以引起浮置问题。
因此，在这个实施例中，在从相同的子字线驱动器区120a或120b延伸并由第一主字线信号MWLB<0>和第二主字线信号MWLB<1>分别控制的相邻SWL之间布置保持器晶体管，且在从相同的子字线驱动器区120a或120b延伸并由第三主字线信号MWLB<2>和第四主字线信号MWLB<3>分别控制的相邻SWL之间布置保持器晶体管。即，将保持器晶体管分别布置在第一SWL与第二SWL之间、以及第三SWL与第四SWL之间。
图8是示意性说明根据此实施例的一个子字线驱动器区120a的配置的电路图。
参见图8，在子字线驱动器区120a中形成响应于第一主字线信号MWLB<0>而驱动SWL0的第一驱动器IN0、响应于第二主字线信号MWLB<1>而驱动SWL8的第九驱动器IN8、响应于第三主字线信号MWLB<2>而驱动SWL16的第十七驱动器IN16，以及响应于第四主字线信号MWLB<3>而驱动SWL24的第二十五驱动器IN24。第一驱动器IN0、第九驱动器IN8、第十七驱动器IN16以及第二十五驱动器IN24每个都可以具有CMOS反相器结构，且第一子字线选择信号FX<0>被输入到每个驱动器的PMOS源极。
此外，在子字线驱动器区120a中形成响应于第一主字线信号MWLB<0>而驱动SWL2的第三驱动器IN2、响应于第二主字线信号MWLB<1>而驱动SWL10的第十一驱动器IN10、响应于第三主字线信号MWLB<2>而驱动SWL18的第十九驱动器IN18，以及响应于第四主字线信号MWLB<3>而驱动SWL26的第二十七驱动器IN26。第三驱动器IN2、第十一驱动器IN10、第十九驱动器IN18以及第二十七驱动器IN26每个都可以具有CMOS反相器结构，且第二子字线选择信号FX<1>被输入到每个驱动器的PMOS源极。
在上述规则下，将第一至第四主字线信号MWLB<0:3>所控制的四个SWL布置成接收相同的子字线选择信号。
因此，尽管在相同的主字线信号的驱动下发生SWL的浮置，但是由浮置引起的问题可以通过连接在SWL及其相邻的SWL之间的保持器晶体管来解决。
现有技术的保持器晶体管被设计成使得一个保持器晶体管与一个SWL连接。然而，在这个实施例中，保持器晶体管可以被设计使得两个SWL彼此共享一个保持器晶体管。因而，保持器晶体管的面积可以降低到现有技术的保持器晶体管的面积的1/2。
图9说明根据这个实施例的子字线驱动器区的平面结构。
参见图9，在子字线驱动器区120a中形成了具有PMOS晶体管的N阱205以及具有NMOS晶体管的P阱210。N阱205和P阱210每个都具有预定的线宽，且都沿着y轴的方向延伸。
多个SWL根据图7和图8的规则被布置成在N阱205和P阱210上沿x轴方向延伸。
SWL0、SWL8、SWL16以及SWL24以第一间距d1被布置在N阱205和P阱210的第一部分A1上。
SWL2、SWL10、SWL18以及SWL26以第一间距d1被布置在N阱205和P阱210的第二部分A2上。在此情况下，SWL24与SWL2以比第一间距d1大的第二间距d2来布置。
SWL4、SWL12、SWL20以及SWL28以第一间距d1被布置在N阱205和P阱210的第三部分A3上。在此情况下，SWL26与SWL4以第二间距d2彼此分隔开。
SWL6、SWL14、SWL22以及SWL30以第一间距d1被布置在N阱205和P阱210的第四部分A4上。在此情况下，SWL28与SWL6以第二间距d2彼此分隔开。
在此实施例中，第一部分A1至第四部分A4是沿着y轴的方向而彼此相邻布置的区域。在此实施例中，第一部分A1至第四部分A4是为了便于说明而任意划分的区域，且第一至第四部分A1到A4的区域可以大体上彼此相似。
第一子字线选择信号线222a被布置在第一部分A1的N阱205上，第二子字线选择信号线222b被布置在第二部分A2的N阱205上。第三子字线选择信号线222c被布置在第三部分A3的N阱205上，而第四子字线选择信号线222d被布置在第四部分A4的N阱205上。子字线选择信号线222a至222d每个都具有预定的线宽，例如，与位于部分A1至A4中的一个的第一SWL与第四SWL之间的线宽相似的线宽，且被形成为沿图9的x轴的方向延伸。
尽管在附图中未详细示出，但是第一至第四子字线选择信号线222a、222b、222c以及222d每个都可以与构成每个子字线驱动器的PMOS晶体管的源极部分（与N阱相对应）电连接。第一至第四子字线选择信号线222a、222b、222c以及222d每个都可以具有线形或结区。
在P阱210上布置了彼此平行延伸的第一VSS线237a和第二VSS线237b。第一VSS线237a和第二VSS线237b都具有预定的线宽，且可以未被分隔地沿y轴方向延伸。尽管在附图中未详细示出，但是第一VSS线237a和第二VSS线237b都可以与构成每个子字线驱动器的NMOS晶体管的源极（与P阱相对应）电连接。这里，第一VSS线237a和第二VSS线237b每个都可以具有线形或结区。
在N阱205和P阱210上布置了第一至第四主字线MWLB<0:3>。
第一主字线250（MWLB<0>）包括第一条形电极250a和第二条形电极250b以及多个分支电极250c，所述第一条形电极250a和第二条形电极250b被布置成与布置在N阱205上的多个SWL交叉，所述多个分支电极250c从第二条形电极250b分支出来以与P阱210上的第一VSS线237a交叉。第一条形电极250a和第二条形电极250b以及分支电极250c彼此连接，使得其中的信号不被阻断。分支电极250c可以分别被分支在第一至第四部分中。第一主字线250可以与SWL0至SWL7中的每个电连接。
第二主字线252（MWLB<1>）包括第一条形电极252a和第二条形电极252b以及多个分支电极252c，所述第一条形电极252a和第二条形电极252b被布置成与布置在N阱205上的多个SWL交叉，所述多个分支电极252c被布置成与第二VSS线237b交叉。第一条形电极252a和第二条形电极252b彼此电连接。第一条形电极252a和第二条形电极252b被布置成与第一主字线250相邻，且多个分支电极252c的各个端部彼此电连接。尽管第一条形电极252a和第二条形电极252b与多个分支电极252c是分隔开的，但是相同的字线信号被输入到第一条形电极252a和第二条形电极252b以及多个分支电极252c。这里，多个分支电极252c延伸，使得多个分支电极252c每个都与第一部分A1至第四部分A4中的每个中的第二VSS线237b交叠。在这种情况下，第一主字线250的分支电极250c和第二主字线252的分支电极252c可以布置成彼此对称。例如，分支电极252c可以被布置成与部分之间的上边界和下边界中的上边界相邻。
第三主字线254（MWLB<2>）包括第一条形电极254a和第二条形电极254b以及多个分支电极254c，所述第一条形电极254a和第二条形电极254b被布置成与布置在N阱205上的多个SWL交叉，所述多个分支电极254c被布置成与第一VSS线237a交叉。第一条形电极252a和第二条形电极252b彼此电连接，且多个分支电极254c的各个端部彼此电连接。尽管第一条形电极254a和第二条形电极254b与多个分支电极254c分隔开，但是相同的字线信号被输入到第一条形电极254a和第二条形电极254b以及多个分支电极254c。这里，多个分支电极254c延伸，使得多个分支电极254c中的每个都与第一部分A1至第四部分A4中的每个中的第一VSS线237a交叠。分支电极254c可以被布置成与部分之间的上边界和下边界中的下边界相邻。
第四主字线256（MWLB<3>）包括第一条形电极256a和第二条形电极256b以及多个分支电极256c，所述第一条形电极256a和第二条形电极256b被布置成与布置在N阱205上的多个SWL交叉，所述多个分支电极256c被布置成与第二VSS线237b交叉。第一条形电极256a和第二条形电极256b彼此电连接，且多个分支电极256c的各个端部彼此电连接。尽管第一条形电极256a和第二条形电极256b与多个分支电极256c分隔开，但是相同的字线信号被输入到第一条形电极256a和第二条形电极256b以及多个分支电极256c。这里，多个分支电极256c延伸，使得多个分支电极256c每个都与第一部分A1至第四部分A4中的每个中的第二VSS线237b交叠。在这种情况下，第三主字线254的分支电极254c和第四主字线256的分支电极256c可以被布置成彼此对称。例如，分支电极256c可以被布置成与部分之间的上边界和下边界中的下边界相邻。
第一保持器晶体管的栅电极260a被布置在第一部分A1中的第一主字线250的分支电极250c与第三主字线254的分支电极254c之间的第一VSS线237a上，其中经由所述第一保持器晶体管的栅电极260a将第一子字线选择信号取反信号FXB<0>提供给第一保持器晶体管。第一保持器晶体管连接在SWL0与SWL8之间。第二保持器晶体管的栅电极260b被布置在第一部分A1中的第二主字线252的分支电极252c与第四主字线256的分支电极256c之间的第二VSS线237b上，其中经由所述第二保持器晶体管的栅电极260b将第一子字线选择信号取反信号FXB<0>提供给第二保持器晶体管。第二保持器晶体管连接在SWL16与SWL24之间。
第三保持器晶体管的栅电极260c被布置在第二部分A2中的第一主字线250的分支电极250c与第三主字线254的分支电极254c之间的第一VSS线237a上，其中经由所述第三保持器晶体管的栅电极260c将第二子字线选择信号取反信号FXB<1>提供给第三保持器晶体管。第三保持器晶体管连接在SWL2与SWL10之间。第四保持器晶体管的栅电极260d被布置在第二部分A2中的第二主字线252的分支电极252c与第四主字线256的分支电极256c之间的第二VSS线237b上，其中经由所述第四保持器晶体管的栅电极260将第二子字线选择信号取反信号FXB<1>提供给第四保持器晶体管。第四保持器晶体管连接在SWL18与SWL26之间。
在上述规则下，连接在两个SWL之间的保持器晶体管的栅电极被布置在每个部分中的分支电极之间。这里，未描述的附图标记BL表示用于将接收相同信号的保持器晶体管的栅电极连接起来的线。
在这个实施例中，整体形成在第一主字线250中的条形电极250b和多个分支电极250c。然而，如图10中所示，可以彼此分开形成条形电极250b与多个分支电极250c。
根据这个实施例，改变SWL的布置次序使得相邻的SWL由不同的主字线分别控制。因而，设计子字线驱动器使得相邻的SWL彼此共享一个保持器晶体管。因此，保持器晶体管的数目可以减小一半或更多，且子字线驱动器的面积也可以大幅度地减小。
尽管以上已描述了某些实施例，但是对于本领域的技术人员将会理解，描述的实施例仅是实例。因此，不应基于所描述的实施例来限定本文描述的驱动器和器件。更确切地说，应当仅根据所附权利要求并结合以上描述和附图来限定本文描述的驱动器和器件。