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1、10申请公布号CN104241292A43申请公布日20141224CN104241292A21申请号201310625718522申请日20131128102013006773820130613KRH01L27/115200601H01L29/788200601H01L29/42320060171申请人爱思开海力士有限公司地址韩国京畿道72发明人朴圣根74专利代理机构北京弘权知识产权代理事务所普通合伙11363代理人俞波李少丹54发明名称非易失性存储器件及其制造方法57摘要一种非易失性存储器件可以包括形成在衬底之上的控制插塞。浮栅可以形成在衬底之上，浮栅包围控制插塞且通过间隙与控制插塞间隔开。
2、。第一电荷阻挡层可以形成在上述浮栅的侧壁上以填充上述间隙。30优先权数据51INTCL权利要求书1页说明书14页附图14页19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书14页附图14页10申请公布号CN104241292ACN104241292A1/1页21一种非易失性存储器件，包括控制插塞，所述控制插塞形成在衬底之上；浮栅，所述浮栅形成在衬底之上，所述浮栅包围所述控制插塞，并且通过间隙与所述控制插塞间隔开；以及第一电荷阻挡层，所述第一电荷阻挡层形成在所述浮栅的侧壁之上以填充所述间隙。2如权利要求1所述的非易失性存储器件，还包括第二电荷阻挡层，所述第二电荷阻挡层形成在所述。
3、控制插塞的侧壁之上。3如权利要求2所述的非易失性存储器件，其中，所述第一电荷阻挡层和所述第二电荷阻挡层是间隔件。4如权利要求1所述的非易失性存储器件，其中，所述浮栅的侧壁面对所述控制插塞的侧壁。5如权利要求1所述的非易失性存储器件，其中，所述控制插塞包括至少两个具有面对所述浮栅的侧壁的侧壁的插塞。6如权利要求1所述的非易失性存储器件，其中，响应于施加至所述控制插塞的偏压来控制所述浮栅。7一种非易失性存储器件，包括隔离层，所述隔离层形成在衬底中以限定有源区；控制插塞，所述控制插塞形成在所述隔离层之上；浮栅，所述浮栅形成在所述隔离层之上，所述浮栅包围所述控制插塞，并且通过间隙与所述控制插塞间隔开，。
4、并且所述浮栅在所述有源区之上延伸；以及第一电荷阻挡层，所述第一电荷阻挡层形成在所述浮栅的侧壁上以填充所述间隙。8如权利要求7所述的非易失性存储器件，还包括结区，所述结区形成在所述有源区中，并且形成在所述浮栅的两侧上；接触插塞，所述接触插塞形成在所述结区之上；以及第二电荷阻挡层，所述第二电荷阻挡层形成在所述控制插塞的侧壁上。9如权利要求8所述的非易失性存储器件，其中，所述浮栅和每个接触插塞之间的间隙的宽度等于或宽于所述浮栅和所述控制插塞之间的间隙的宽度。10如权利要求8所述的非易失性存储器件，其中，所述浮栅和所述控制插塞的相对的侧壁的面积大于所述浮栅和所述接触插塞的相对的侧壁的面积。权利要求书C。
5、N104241292A1/14页3非易失性存储器件及其制造方法0001相关申请的交叉引用0002本申请要求2013年6月13日提交的申请号为1020130067738的韩国专利申请的优先权，其全部内容通过引用合并于此。技术领域0003本发明的示例性实施方式涉及一种半导体器件制造技术，且更具体而言，涉及一种非易失性存储器件及其制造方法。背景技术0004最近的数字媒体设备允许人们在任何想使用信息的地点和任何时间便利地使用信息。随着各种设备从模拟设备转换成数字设备，并且数字设备迅速发展，需要用于简单地存储视频、录制的音乐和各种数据的存储媒介。此外，非存储半导体领域也关注片上系统（SOC），以赶上高度。
6、集成的趋势的步伐，且全球半导体行业竞争性地投资于SOC基础技术。SOC是将所有系统技术集成到单个半导体中的一种技术。在没有系统设计技术的情况下，难以开发非存储半导体。0005随着具有数字电路和模拟电路的复杂功能的芯片作为主流技术出现在集成有复杂技术的SOC领域，对用于调整模拟设备或存储内部操作算法的嵌入式存储器的需求增长。0006由于嵌入式存储器基于用于形成逻辑电路的逻辑工艺或CMOS工艺来制造，所以难以改善嵌入式存储器的集成度和操作特性。为了解决这一问题，换言之，为了改善嵌入式存储器的集成度和操作特性，不可避免地需要在预定的逻辑工艺之外增加其他工艺。然而，在预定的逻辑工艺之外增加的工艺的程序。
7、上的变化不仅会破坏嵌入式存储器，还会破坏包括嵌入式存储器的器件的特性。发明内容0007一种示例性的非易失性存储器件可以包括控制插塞，形成在衬底之上；浮栅，形成在衬底之上，浮栅包围控制插塞且通过间隙与控制插塞间隔开；以及第一电荷阻挡层，形成在浮栅的侧壁上以填充间隙。0008一种示例性的非易失性存储器件可以包括隔离层，形成在衬底中以限定有源区；控制插塞，形成在隔离层之上；浮栅，形成在隔离层之上，浮栅包围控制插塞且通过间隙与控制插塞间隔开，并且浮栅在有源区之上延伸；以及第一电荷阻挡层，形成在浮栅的侧壁之上以填充间隙。0009一种示例性的非易失性存储器件可以包括隔离层，形成在衬底中以限定多个有源区；多。
8、个控制插塞，相对于多个有源区对称地布置在隔离层之上；多个浮栅，相对于有源区非对称地布置，多个浮栅中的每个浮栅包围多个控制插塞中相应的控制插塞，并且通过间隙与相应的控制插塞间隔开，多个浮栅中的每个浮栅在相应的有源区之上延伸；以及第说明书CN104241292A2/14页4一电荷阻挡层，形成在多个浮栅中的每个浮栅的侧壁之上以填充间隙。0010一种制造非易失性存储器件的示例性方法可以包括以下步骤在具有逻辑区和存储区的衬底中形成隔离层；同时在存储区中形成浮栅和在逻辑区中形成逻辑栅；在逻辑栅和浮栅的侧壁上形成间隔件；在衬底之上形成层间电介质层；以及同时形成穿通层间电介质层的控制插塞以接触浮栅的侧壁上的间。
9、隔件，以及形成穿通层间电介质层的接触插塞以接触有源区。0011每个浮栅可以包围相应的接触插塞。每个浮栅可以具有面对相应的控制插塞的侧壁的侧壁。每个控制插塞可以包括至少两个具有面对每个浮栅的侧壁的侧壁的插塞。0012一种示例性的微处理器可以包括控制单元，被配置成接收包括外部命令的信号，以及基于外部命令来执行提取、译码或输入和输出的控制；运算单元，被配置成响应于控制单元的信号来执行操作；以及存储单元，被配置成存储以下任何一个（I）用于执行操作的数据；（II）与执行操作的结果相对应的数据；或者（III）执行操作的数据的地址，其中存储单元包括控制插塞，形成在衬底之上；浮栅，形成在隔离层之上，浮栅包围控。
10、制插塞且通过间隙与控制插塞间隔开，浮栅在有源区之上延伸；以及第一电荷阻挡层，形成在浮栅的侧壁之上以填充间隙。0013一种示例性的处理器可以包括核心单元，被配置成响应于外部命令通过利用数据来执行与外部命令相对应的操作；嵌入式存储单元，被配置成存储数据；高速缓冲存储单元，被配置成存储以下任意一个（I）用于执行操作的数据；（II）与执行操作的结果相对应的数据；或者（III）执行操作的数据的地址；以及总线接口，连接在核心电路、嵌入式存储单元和高速缓冲存储单元之间，且被配置成在核心单元和高速缓冲存储单元之间传送数据，其中嵌入式存储单元包括控制插塞，形成在衬底之上；浮栅，形成在隔离层之上，浮栅包围控制插塞。
11、且通过间隙与控制插塞间隔开，所述浮栅在有源区之上延伸；以及第一电荷阻挡层，形成在浮栅的侧壁之上以填充间隙。附图说明0014图1A至1D说明一种示例性的非易失性存储器件的单位单元。0015图2A和图2E是说明一种示例性非易失性存储器件的修改的实例的俯视图。0016图3A至图3E是描述一种制造非易失性存储器件的示例性方法的截面图。0017图4是说明一种示例性非易失性存储器件的单元阵列的俯视图。0018图5A和图5B是说明一种示例性非易失性存储器件的单元阵列的修改的实例的俯视图。0019图6是一种示例性的微处理器的配置图。0020图7是一种示例性的处理器的配置图。具体实施方式0021在下文中，将参照。
12、附图更详细地描述本发明的示例性实施方式。然而，本发明也可以采用不同的方式来实施且不应解释为局限于本文所列的实施方式。确切地说，提供这些实施方式使本发明更充分与完整，且向本领域的技术人员充分地传达本发明的范围。在本公开中，附图标记在本发明的各种附图和实施例中与相同编号的部分相对应。说明书CN104241292A3/14页50022附图并非按比例绘制，在某些情况下，为了清楚地示出实施方式的特征可能对比例做夸大处理。应容易理解的是，在本公开中，“在上”和“在之上”的意思应该采用广义的方式来解释，使得“在上”的意思不仅是“直接在上”，还包括在具有中间特征或中间层的情况下“在某物上”的意思，且“在之上”。
13、的意思不仅是直接在顶部上，还包括具有中间特征或中间层的情况下在某物的顶部上的意思。0023此后描述的是一种可以容易地应用于利用片上系统（SOC）技术的嵌入式存储器的非易失性存储器件，以及一种用于制造所述非易失性存储器件的方法。为此，本发明的实施方式提供了一种非易失性存储器件，诸如快闪EEPROM，其可以在不向逻辑工艺添加任何附加工艺的情况下制造。快闪EEPROM具有比单栅EEPROM提高的集成度。另外，本发明的实施方式提供一种非易失性存储器件的制造方法。0024快闪EEPROM是高度集成的非易失性存储器件，其即使在没有电源供应的情况下也可以存储数据以及对数据进行电擦除和编程。EEPROM可以包。
14、括具有一个栅极（例如，浮栅）的单栅EEPROM；具有相互垂直地层叠的两个栅极（例如，浮栅和控制栅）的层叠栅（ETOX）EEPROM；与单栅EEPROM和层叠栅EEPROM之间的中间形式相对应的双栅EEPROM；或者分裂栅（SPLITGATE）EEPROM。已知的单栅EEPROM利用杂质区，例如形成在衬底中的阱，来将浮栅与电压端子耦接。由于这个原因，单栅EEPROM不需要执行除了逻辑工艺以外的附加工艺，但是在改善操作特性和集成度方面具有限制。相反，具有垂直层叠的浮栅和控制栅的层叠栅EEPROM、浮栅和控制栅平行设置的双栅EEPROM、或者控制栅覆盖浮栅的一个侧面的分裂栅EEPROM都包括控制栅。。
15、因此，可以改善操作特性和集成度，但是由于预定的逻辑工艺不能同时形成浮栅和控制栅，所以需要执行除了预定的逻辑工艺以外的附加工艺。0025因而，以下描述的本发明的实施方式提供了非易失性存储器件和制造所述非易失性存储器件的方法，所述非易失性存储器件包括控制插塞，所述控制插塞可以通过预定的逻辑工艺形成，且可以用作浮栅以及用于将浮栅与电压端子耦接的控制栅，使得不需要附加除了预定的逻辑工艺以外的工艺，同时还改善操作特性和集成度。0026此外，在以下描述中，第一导电类型与第二导电类型互补。换言之，如果第一导电类型是P型，则第二导电类型是N型；而如果第一导电类型是N型，则第二导电类型是P型。这意味着示例性非易。
16、失性存储器件可以具有N型沟道或P型沟道。为了便于描述，假设第一导电类型是P型而第二导电类型是N型。然而，本发明不限于此。简言之，将N型沟道非易失性存储器件作为一个实例并在此后进行描述。0027图1A至图1D说明一种示例性的非易失性存储器件的单位单元。图1A是立体图，而图1B是俯视图。图1C和图1D是沿着图1B所示的线AA和线BB截取的单位单元的截面图。图2A和图2B是说明示例性非易失性存储器件的修改的实例的俯视图。0028参见图1A至图1D，示例性非易失性存储器件可以包括隔离层102（图1C中所示），形成在衬底101中来限定有源区103；控制插塞120，形成在隔离层102之上；浮栅FG，形成在。
17、隔离层102之上，通过间隙110与控制插塞120间隔开，包围相邻的控制插塞120，以及具有延伸至有源区103上的部分；以及第一电荷阻挡层111，形成在浮栅FG的侧壁上且填充间隙110。非易失性存储器件还可以包括第二导电类型的结区108，形成在有源区103中的浮栅FG的两侧上；接触插塞130，形成在结区108之上；第二电荷阻挡层112，形成在控制插塞120和接触插塞的侧壁上；以及层间电介质层109，形成在衬底101之上。说明书CN104241292A4/14页60029另外，示例性非易失性存储器件可以包括形成在衬底101中的第一导电类型的隔离阱104和第二导电类型的深阱105。衬底101可以是半。
18、导体衬底。半导体衬底可以是单晶态且可以包括含硅材料。换言之，半导体衬底可以包括单晶含硅材料。例如，衬底101可以是体硅衬底、支撑衬底、或者按支撑衬底、掩埋绝缘层和单晶硅层顺序层叠的绝缘体上硅（SOI）衬底。隔离阱104和深阱105提供了存储器件操作的基底。隔离阱104和深阱105可以通过离子注入工艺来形成。深阱105可以根据非易失性存储器件的操作方法（例如，擦除方法）来选择性地形成，且多个隔离阱104可以形成在深阱105的内部。在本文中，包括深阱105的非易失性存储器件例如在擦除操作期间可以利用FN隧穿方法。0030在示例性的非易失性存储器件中，隔离层102可以通过浅沟槽隔离（STI）工艺形成。
19、，且可以包括绝缘物质。由隔离层102限定的有源区103可以是具有长轴和短轴的条型或线型。结区108可以形成在有源区103中的浮栅FG的两侧，且有源区103还可以包括突出部（未示出），所述突出部沿着短轴的方向延伸，以有助于在结区108和接触插塞130（或导线）之间容易地形成接触。0031在示例性的非易失性存储器件中，形成在隔离层102之上的控制插塞120可以执行控制栅的功能，即将浮栅FG与在编程操作、擦除操作或读取操作期间被施加偏压的电压端子耦接。换言之，浮栅FG可以响应于通过电压端子施加到控制插塞120的偏压来控制。本文中，控制插塞120被设置在隔离层102之上以增加被施加至控制插塞120的偏。
20、压的自由度。简言之，由于控制插塞120被设置在隔离层102之上，所以施加至控制插塞120的偏压的极性（例如，正或负）不受限制。0032控制插塞120可以与接触插塞130同时形成，并且控制插塞120可以穿通层间介质层109。控制插塞120可以包括至少一个插塞，其具有面对浮栅FG的侧壁的侧壁。例如，控制插塞120可以包括单个插塞，其具有面对浮栅FG的侧壁的至少一个侧壁（图1B、2B和2C）；或者包括多个插塞，每个插塞具有面对浮栅FG的侧壁的至少两个侧壁（图2A、2D和2E）。控制插塞120可以具有各种几何形状来改善浮栅FG和控制插塞120之间的耦合比。本文中，如果控制插塞120和浮栅FG的侧壁面积。
21、增加，则控制插塞120和浮栅FG之间的耦合比会增加。随着耦合比增加，可以容易地改善非易失性存储器件的集成度。0033在示例性的非易失性存储器件中，浮栅FG存储逻辑信息。浮栅FG可以形成在衬底101之上且可以与有源区103和隔离层102都交叉。浮栅FG可以形成在隔离层102之上，以具有延伸至有源区103上的部分。有源区103之上的浮栅FG可以具有条形配置，而形成在隔离层102之上的浮栅FG可以具有多种几何形状，以增加面对控制插塞120的侧壁的面积。然而，由于浮栅FG和控制插塞120之间的间隙，即间隙110的线宽减小，所以控制插塞120和浮栅FG之间的耦合比可以增加。因此，由于间隙110的线宽随着。
22、非易失性存储器件的集成度的增加而减小，所以可以容易地增加浮栅FG和控制插塞120之间的耦合比。0034浮栅FG可以是层叠有隧道绝缘层106（或栅电介质层）和栅导电层107的层叠结构。隧道绝缘层106可以是单个层，诸如氧化物层、氮化物层或氧氮化物层；或者层叠有上述层中的至少两个的叠层。栅导电层107可以包括含硅材料。具体地，栅导电层107可以是多晶硅的单个层、或者层叠有多晶硅层和硅化物层的叠层。多晶硅层可以是掺杂有杂质的掺杂的多晶硅层、或者是未掺杂有杂质的未掺杂的多晶硅层。此外，尽管示例性实施方式描述了浮栅FG具有平面栅结构的情况，但是浮栅FG也可以具有三维栅结构，例如鳍型栅结说明书CN1042。
23、41292A5/14页7构（FINGATESTRUCTURE）。0035在示例性的非易失性存储器件中，形成在浮栅FG的侧壁上的第一电荷阻挡层111和形成在控制插塞120的侧壁上的第二电荷阻挡层112用作将浮栅FG和控制插塞120彼此绝缘的电介质层（例如，多晶硅间电介质层（IPD）。因此，第一电荷阻挡层111和第二电荷阻挡层112的每个可以包括绝缘层，所述绝缘层可以是单个层，诸如氧化物层、氮化物层和氧氮化物层，或者可以包括层叠有上述层中的至少两个的叠层。例如，第一电荷阻挡层111和第二电荷阻挡层112中的每个可以是ONO（氧化物氮化物氧化物）层。第一电荷阻挡层111可以填充作为浮栅FG和控制插塞。
24、120之间的空间的间隙110。即，第一电荷阻挡层111可以是形成在浮栅FG的侧壁上的间隔件。例如，第一电荷阻挡层111可以通过CMOS工艺的栅间隔件形成工艺来形成，以保护浮栅FG的侧壁。第二电荷阻挡层112补充第一电荷阻挡层111的功能，且如果第一电荷阻挡层111由于工艺变化损失其功能则可以继续保护浮栅FG的侧壁。第二电荷阻挡层112可以是形成在控制插塞120的侧壁上的间隔件。第二电荷阻挡层112可以被选择性地形成。0036在示例性的非易失性存储器件中，可以为第二导电类型的源极区或漏极区的结区108可以通过离子注入工艺形成。硅化物层（未示出）可以插入在结区108和接触插塞130之间。形成在结区。
25、108之上的接触插塞130可以包括源极接触插塞130A和漏极接触插塞130B，可以穿通层间电介质层109，并且可以与控制插塞120同时形成。第二电荷阻挡层112也可以形成在源极接触插塞130A和漏极接触插塞130B的侧壁上。形成在源极接触插塞130A和漏极接触插塞130B的侧壁上的第二电荷阻挡层112可以用作阻挡层。0037在示例性的非易失性存储器件中，作为控制插塞120和浮栅FG之间的空间的间隙110的线宽可以与浮栅FG和接触插塞130之间的间隙110A相同或比其更窄。例如，控制插塞120可以通过第二电荷阻挡层112来接触浮栅FG的侧壁上的第一电荷阻挡层111，而接触插塞130可以接触第一电。
26、荷阻挡层111或者经由第二电荷阻挡层112以预定间隙110A与第一电荷阻挡层111间隔开。另外，浮栅FG和接触插塞130彼此面对的面积可以比控制插塞120和浮栅FG彼此面对的侧壁的面积更小。如果浮栅FG和接触插塞130之间相对的侧壁的面积和间隔、与浮栅FG和控制插塞120之间相对的侧壁的面积和间隔被设置成不同，则可以防止浮栅FG受到通过接触插塞130施加的偏压的干扰。0038通过包括用作控制栅的控制插塞120，具有上述结构的示例性的非易失性存储器件可以具有改善的操作特性和集成度。0039此外，如果浮栅FG包围控制插塞120或者如果控制插塞120包围浮栅FG，则可以有效地增加浮栅FG和控制插塞1。
27、20之间的耦合比。另外，由于浮栅FG和控制插塞120之间的间隙110的线宽减小，所以浮栅FG和控制插塞120之间的耦合比增加。因此，操作特性可以随着非易失性存储器件的集成度的增加而改善。0040此外，由于控制插塞120设置在隔离层102之上，所以控制插塞120不受向其施加的偏压的极性影响。利用这个事实，可以减小向存储器单元施加偏压的外围电路的尺寸，且可以容易地应用多种已知的操作方法。0041此外，示例性的非易失性存储器件可以在没有任何附加工艺的情况下，通过预定的逻辑工艺来实现。随后在参照图3A至图3E来描述一种制造非易失性存储器件的示例性方法时，将详细地描述。说明书CN104241292A6/。
28、14页80042此后，将参照图1A至图1D和表1来描述操作非易失性存储器件的一种示例性方法。以下的表1示出根据本发明的实施方式的非易失性存储器件的操作条件的实例。在表1中，“N型”的“沟道”列表示N型沟道的非易失性存储器件，其中第一导电类型是P型且第二导电类型是N型；而“P型”的“沟道”列表示P型沟道的非易失性存储器件，其中第一导电类型是N型且第二导电类型是P型。0043表100440045首先，参照表1来描述示例性非易失性存储器件的编程操作。0046N型沟道的非易失性存储器件的编程操作可以利用热载流子注入（HCI）方法。例如，当浮栅FG与泵浦电压（VPP）端子耦接时，在浮栅FG之下有源区10。
29、3的表面上形成沟道。当接地电压GND和泵浦电压VPP分别被施加至源极接触插塞130A和漏极接触插塞130B时，在浮栅FG之下形成沟道。尽管形成沟道，但是由于源极接触插塞130A和漏极接触插塞130B之间的电压电平差，沟道也会被夹断。编程操作可以通过一系列的工艺来执行在夹断的沟道中产生热电子，并且将产生的热电子注入至浮栅FG中。本文中，泵浦电压VPP是通过将从外部施加的电源电压VCC升压而获得的电压。即使与福勒诺德海姆（FOWLERNORDHEIM，FN）隧穿相比，浮栅FG和控制插塞120之间的耦合率小，也可以容易地执行上述的编程操作。0047此外，可以利用带带隧穿（BANDTOBANDTUNN。
30、ELING，BTBT）方法来执行根据本发明的实施方式的P型沟道的非易失性存储器件中的编程操作。0048随后，将参照表1来描述示例性的非易失性存储器件的擦除操作。0049示例性的N沟道的非易失性存储器件的擦除操作可以使用BTBT方法或FN隧穿方法。例如，如果使用BTBT方法来执行擦除操作，则在泵浦电压VPP被施加至漏极接触插塞130B而浮栅FG通过将负泵浦电压VPP施加至控制插塞120而与负电压耦接时，在浮栅FG和与漏极接触插塞130B耦接的结区108之间发生BTBT，然后空穴被注入至与负电压耦接的浮栅FG中。具体地，当电子在编程操作期间被注入至浮栅FG中时，浮栅FG本身已经具有负的电压电平。因。
31、此，更多的空穴被注入至浮栅FG中来改善擦除操作特性。说明书CN104241292A7/14页90050如果擦除操作利用FN隧穿方法来执行，则通过将泵浦电压VPP施加至衬底101、隔离阱104和深阱105之中的一个，并且利用它们之间的电压电平差来将浮栅FG中的电子放电，同时通过将负泵浦电压VPP施加至控制插塞120来将浮栅FG与负电压耦接。0051此外，示例性的P型沟道的非易失性存储器件的擦除操作可以利用FN隧穿方法来执行。0052此后，参照表1来描述示例性的非易失性存储器件的读取操作。0053一种示例性的N型沟道非易失性存储器件和一种示例性的P型沟道非易失性存储器件可以通过如下来执行读取操作将。
32、电源电压施加至控制插塞120以将浮栅FG与电源电压端子耦接，并且分别将读取电压VREAD和比电源电压更低的接地电压GND施加至漏极接触插塞130B和源极接触插塞130A。读取电压VREAD可以不高于约1V。0054此后，参照图3A至图3E来示例性地描述一种制造具有上述结构的非易失性存储器件的方法，以示出根据本发明的实施方式的非易失性存储器件可以在不执行逻辑工艺以外的附加工艺的情况下形成。0055图3A至图3E是描述制造非易失性存储器件的示例性方法的截面图。在本文中，非易失性存储器件的截面图是沿着图1B中所示的线AA和线BB截取的。0056参见图3A，提供包括逻辑区和存储区的衬底11。逻辑区可以。
33、包括CMOS区，CMOS区可以包括NMOS区和PMOS区。这个示例性实施方式说明了NMOS形成在逻辑区中的情况，换言之，逻辑区是NMOS区的情况。衬底11可以是半导体衬底。半导体衬底可以是单晶态，且可以包括含硅材料。简言之，半导体衬底可以包括单晶的含硅材料。例如，体硅衬底或绝缘体上硅（SOI）衬底可以用作衬底11。0057随后，在衬底11的存储区中形成第二导电类型的深阱12和第一导电类型的隔离阱13，并且可以在衬底11的逻辑区中形成第一导电类型的逻辑阱14。逻辑阱14、隔离阱13和深阱12可以通过以下一系列的工艺形成在衬底11之上形成掩模图案（未示出）；通过利用掩模图案作为离子注入的阻挡层来将。
34、杂质离子注入至衬底11中；以及执行退火工艺来激活注入的杂质。0058随后，在衬底11之上形成隔离层15。隔离层15可以通过浅沟槽隔离（STI）工艺形成。STI工艺可以通过在衬底11中形成用于隔离的沟槽且利用绝缘物质填充沟槽来执行。0059参见图3B，可以在衬底11之上形成栅电介质层16。栅电介质层16可以是单个层，诸如氧化物层、氮化物层和氧氮化物层，或者可以是包括上述层中的至少两个的叠层。0060随后，可以在栅电介质层16之上形成栅导电层17。栅导电层17可以由含硅材料（例如，硅层）形成。例如，栅导电层17可以是多晶硅层。0061预定的杂质可以被离子注入至与逻辑区和存储区中的每个相对应的栅导电。
35、层17中，以控制这些区域所需的栅导电层17的特性（例如，功函数）。0062随后，在栅导电层17之上形成掩模图案（未示出），然后通过利用掩模图案作为刻蚀阻挡层，并且顺序刻蚀栅导电层17和栅电介质层16来形成多个栅极LG和FG。具体来说，当在逻辑区中形成逻辑栅LG时，可以同时在存储区中形成浮栅FG。浮栅FG可以具有各种几何形状（参见图1B、以及图2A至图2E）。0063参见图3C，第一间隔件18可以形成在逻辑栅LG和浮栅FG中的每个的两个侧壁说明书CN104241292A8/14页10上。第一间隔件18可以用作将浮栅FG和控制插塞（要在后续工艺中形成）彼此绝缘的电荷阻挡层。第一间隔件18可以是绝缘。
36、层，且可以由单个层形成，诸如氧化物层、氮化物层或氧氮化物层。可替选地，第一间隔件18可以是包括上述层中的至少两个的叠层。例如，第一间隔件18可以是ONO（氧化物氮化物氧化物）层。0064随后，结区19可以形成在衬底11中位于逻辑栅LG和浮栅FG中的每个的两侧上。作为源极区和漏极区的结区19可以通过将导电类型与隔离阱13和逻辑阱14的导电类型互补的杂质进行离子注入来形成。结区19可以形成为轻掺杂的漏极（LIGHTLYDOPEDDRAIN，LDD）结构。0065此外，在形成结区19之后，可以在浮栅FG和逻辑栅LG的表面上、以及结区19的表面上形成硅化物层（未示出）。可替选地，可以仅在结区19的表面。
37、上形成硅化物层（未示出）。0066参见图3D，可以在衬底11之上形成层间电介质层（未示出）。层间电介质层可以被形成为覆盖浮栅FG和逻辑栅LG。在形成层间电介质层之后，可以执行预定的工艺（例如，化学机械抛光（CMP）工艺），以去除通过浮栅FG和逻辑栅LG形成的台阶高度。0067随后，可以在层间电介质层之上形成掩模图案（未示出），以通过利用掩模图案作为刻蚀阻挡层来刻蚀层间电介质层，来同时形成暴露出结区19的孔22和暴露出隔离层15之上的浮栅FG的侧壁上的第一间隔件18的开口21。此后，附图标记“20”表示层间电介质层图案。开口21可以根据预先形成的浮栅FG（图1B和图2A至图2E）的形状而具有各种。
38、几何形状。0068参见图3E，可以在限定接触孔22和开口21的层间电介质层图案的侧壁（此后称作接触孔22和开口21的侧壁）上形成第二间隔件23。在接触孔22和开口21的侧壁上形成的第二间隔件23可以用作阻挡层。此外，形成在开口21的侧壁上的第二间隔件23可以用作用于将浮栅FG和控制插塞（要在后续工艺中形成）相互绝缘的电荷阻挡层。第二间隔件23可以由绝缘层形成，且第二间隔件23可以是单个层，诸如氧化物层、氮化物层和氧氮化物层。可替选地，第二间隔件23可以是包括上述层中的至少两个的叠层。0069随后，可以在接触孔22中形成接触插塞24B，并且可以在开口21中形成控制插塞24A。可以通过在衬底结构之。
39、上形成导电层以填充接触孔22和开口21，以及通过执行平坦化工艺直到层间电介质层图案20暴露出，来同时形成接触插塞24B和控制插塞24A。平坦化工艺可以是化学机械抛光工艺。0070随后，尽管在附图中未示出，根据本发明的实施方式的非易失性存储器件的制造也可以通过已知的半导体制造技术来完成。0071如上所述，可以通过不执行附加工艺而仅执行预定的逻辑工艺来实现包括浮栅FG、电荷阻挡层和控制插塞24A的示例性的非易失性存储器件。0072图4是说明一种示例性的非易失性存储器件的单元阵列的俯视图。为了便于描述，非易失性存储器件的单元阵列的单位单元采用图1A至图1D中出现的附图标记，且本文省略对使用相同附图标。
40、记的结构的描述。0073参见图4，示例性的非易失性存储器的单元结构可以包括多个线型的有源区103，多个线型的有源区103可以沿着第二方向延伸，并且沿着第一方向平行布置。多个线型的有源区103在第一方向上通过间隙而彼此间隔开。控制插塞120可以设置在隔离层之上，说明书CN104241292A109/14页11并且可以对称地布置在多个有源区103的每个有源区的相对侧上。0074浮栅FG可以设置在隔离层之上且包围每个控制插塞120。浮栅FG可以与多个控制插塞中的相应的控制插塞120相邻，且可以以一定的间隙与相应的控制插塞间隔开。浮栅FG可以包围相应的控制插塞120，且可以延伸至相应的有源区103之上。
41、。在本文中，浮栅FG可以相对于相应的有源区103而沿着第一方向对称地设置。0075接触插塞130可以设置在（第二方向上）浮栅FG之间的有源区103之上，而结区形成在接触插塞130之下的有源区103中。0076多个字线201可以沿着第一方向延伸穿过有源区103。多个字线201可以沿着第二方向平行地布置且通过间隙相互间隔开。字线201可以是具有多金属线结构的半导体器件中的最低的金属线，例如M1。设置在每个有源区103的一侧上的控制插塞120可以与第N字线201耦接，其中N是自然数，而设置在每个有源区103另一侧上的控制插塞120可以与第（N1）字线201耦接，其中N是自然数。0077多个源极线20。
42、2可以沿着第一方向延伸穿过有源区103。多个源极线202可以沿着第二方向平行地布置且通过间隙相互间隔开。与字线201类似，源极线202可以是具有多金属线结构的半导体器件中的最低的金属线，例如M1，且一个源极线202可以设置在字线组之间，每个字线组由两个字线201形成。0078多个线型位线203可以沿着第二方向延伸，并且可以在第一方向通过间隙相互隔开。位线203可以是设置在具有多金属线结构的半导体器件中的最低金属线之上的金属线，例如M2。位线203可以与设置在左右对称的控制插塞120之间的接触插塞130耦接。0079因为包围控制插塞120的浮栅FG具有基于有源区103的非对称形式，所以可以有效地。
43、改善上述非易失性存储器件的集成度。0080图5A和图5B是说明一种示例性非易失性存储器件的单元阵列的修改的实例的俯视图。在本文中省略了对如图4中出现的相同附图标记所表示的结构的描述。0081图5A和图5B分别示出图1B和图2B的单位单元设置成矩阵形式的单元阵列。字线201、源极线202和位线203的设置不同。0082参见图5A，示例性的非易失性存储器件的单元阵列可以包括沿着相同方向延伸的源极线202和位线203、以及与源极线202和位线203交叉的字线201。在可替选的实施方式中，源极线202、位线和字线201延伸的方向可以改变。源极线202和位线203可以设置在具有多金属线的半导体器件中相同。
44、的层中，且字线201可以设置在与设置有源极线202和位线203的层不同的层中。0083参见图5B，非易失性存储器件的单元阵列可以包括沿着相同方向延伸的源极线202和字线201、以及与源极线202和字线201交叉的位线203。两个字线201和一个源极线202可以沿着位线203伸展的方向交替地设置。在本文中，源极线202和字线201可以被设置在具有多金属线的半导体器件中的相同的层中，且位线203可以被设置在与设置有源极线202和字线201的层不同的层中。0084如上所述，示例性非易失性存储器件可以具有在有限面积中容易实现的各种单元阵列。0085图6是根据一个示例性实施方式的微处理器的配置图。008。
45、6参见图6，微处理器1000可以执行用于控制和调整以下的一系列处理的任务从说明书CN104241292A1110/14页12各种外部设备接收数据，处理数据，以及将处理结果输出至外部设备。微处理器1000可以包括存储单元1010、运算单元1020或控制单元1030。微处理器1000可以被实施为例如中央处理单元（CPU）、图形处理单元（GPU）、数字信号处理器（DSP）或应用处理器（AP）。0087存储单元1010可以将数据存储在诸如处理器寄存器或寄存器的微处理器1000中。存储单元1010可以包括诸如数据寄存器、地址寄存器或浮点寄存器的寄存器。存储单元1010可以暂时存储要通过运算单元1020执。
46、行的操作的数据，可以存储执行操作所得的数据，或者可以将存储有执行操作的数据的地址存储。0088存储单元1010可以包括根据本实施方式的上述非易失性存储器件。存储单元1010可以包括控制插塞，形成在衬底之上；浮栅，形成在衬底之上，以通过浮栅与控制插塞之间的间隙与控制插塞相邻，并且包围控制插塞；以及电荷阻挡层，形成在浮栅的侧壁上以填充间隙。具有上述结构的存储单元1010可以在不执行任何附加工艺的情况下实现预定的逻辑工艺。具有上述结构的存储单元1010可以改善操作特性和集成度，同时通过形成用作控制栅的控制插塞来增强逻辑兼容性。具有上述结构的存储单元1010可以容易地利用各种已知的方法。因此，存储单元。
47、1010和包括存储单元1010的微处理器1000可以实现小型化和高性能。0089运算单元1020可以在微处理器1000中执行操作。运算单元1020可以基于来自控制单元1030的通信信号来执行算术运算或逻辑运算。运算单元1020可以包括至少一个算术逻辑单元（ALU）。0090控制单元1030可以接收来自存储单元1010、运算单元1020或微处理器1000的外部设备的信号。控制单元1030可以执行提取和译码命令、可以执行控制输入和输出、并且可以执行通过编程表示的处理。0091根据示例性实施方式的微处理器1000可以额外地包括可以暂时存储从外部设备输入的数据或要输出至外部设备的数据的高速缓冲存储单元。
48、1040。在这种情况下，高速缓冲存储单元1040可以通过总线接口1050与存储单元1010、运算单元1020或控制单元1030交换数据。0092图7是一种示例性的处理器的配置图。0093参见图7，通过包括除了微处理器执行的功能（诸如，控制和调整从各种外部设备接收数据、处理数据以及将处理结果输出至外部设备的一系列处理）之外的各种功能，处理器1100可以改善性能并实现多功能性。处理器1100可以包括核心单元1110、高速缓冲存储单元1120或总线接口1130。示例性实施方式的核心单元1110可以对从外部设备输入的数据执行算术逻辑运算，且可以包括存储单元1111、运算单元1112或控制单元1113。。
49、处理器1100可以是例如片上系统（SOC），诸如多核处理器、图形处理单元（GPU）、应用处理器（AP）等。0094存储单元1111可以作为处理器寄存器或寄存器，将数据存储在处理器1100中。存储单元1111可以包括寄存器，诸如数据寄存器、地址寄存器或浮点寄存器。存储单元1111可以暂时存储（I）要通过运算单元1112执行的操作的数据；（II）通过执行操作获得的结果数据；或者（III）存储用于执行操作的数据的地址。运算单元1112可以在处理器1100中执行操作。运算单元1112可以基于来自控制单元1113的信号来执行算术操作或逻辑操作。运算单元1112可以包括至少一个算术逻辑单元（ALU）。控制单元1113可以接收来自说明书CN104241292A1211/14页13存储单元1111、运算单元1112或处理器1100的外部设备的信号，执行提取和译码命令，控制输入和输出，以及可以执行由编程表示的处理。0095高速缓冲存储单元1120可以暂时存储数据来补偿以高速操作的核心单元1110和以低速操作的外部设备之间的数据处理速度的差异。高速缓冲存储单元1120可以包括主存储部1121、第二存储部1122或第三存储部1123。一般地，高速缓冲存储单元1120可以包括主存储部1121和第二存储部1122，并且可以包括第三存储部1123以便正确地处理需要高存储容量的情况。在适当的时候，高速。