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1、(10)申请公布号 (43)申请公布日 (21)申请号 201410327463.9 (22)申请日 2014.07.10 14/032,153 2013.09.19 US H01L 29/78(2006.01) H01L 29/06(2006.01) H01L 21/336(2006.01) (71)申请人 台湾积体电路制造股份有限公司 地址 中国台湾新竹 (72)发明人 让-皮埃尔 科林格 余宗兴 徐烨 刘佳雯 卡洛斯H.迪亚兹 (74)专利代理机构 北京德恒律治知识产权代理 有限公司 11409 代理人 章社杲 孙征 (54) 发明名称 非对称半导体器件 (57) 摘要 本文公开了一种半。
2、导体器件， 包括 ： 包括第一 导电类型的第一类型区和包括第二导电类型的第 二类型区。半导体器件包括在第一类型区和第二 类型区之间延伸的沟道区。半导体器件包括围绕 至少一部分沟道区的栅电极。栅电极的第一栅极 边缘与第一类型区的第一类型区边缘间隔开第一 距离， 并且栅电极的第二栅极边缘与第二类型区 的第二类型区边缘间隔开第二距离。第一距离小 于第二距离。本发明包括非对称半导体器件。 (30)优先权数据 (51)Int.Cl. (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书1页 说明书10页 附图17页 (10)申请公布号 CN 104465763 A (43)申请公布日 。
3、2015.03.25 CN 104465763 A 1/1 页 2 1. 一种半导体器件， 包括 ： 第一类型区， 包括第一导电类型 ； 第二类型区， 包括第二导电类型 ； 沟道区， 在所述第一类型区和所述第二类型区之间延伸 ； 以及 栅电极， 围绕至少一部分所述沟道区， 所述栅电极的第一栅极边缘与所述第一类型区 的第一类型区边缘间隔开第一距离， 并且所述栅电极的第二栅极边缘与所述第二类型区的 第二类型区边缘间隔开第二距离， 其中， 所述第一距离小于所述第二距离。 2. 根据权利要求 1 所述的半导体器件， 其中， 所述第二距离介于约 2nm 至约 7nm 之间。 3. 根据权利要求 2 所述。
4、的半导体器件， 其中， 所述第一距离介于约 0nm 至约 1nm 之间。 4. 根据权利要求 1 所述的半导体器件， 其中， 所述栅电极的栅极长度介于约 5nm 至约 25nm 之间。 5. 根据权利要求 1 所述的半导体器件， 其中， 所述第一类型区包括源极区。 6. 根据权利要求 5 所述的半导体器件， 其中， 所述第二类型区包括漏极区。 7.根据权利要求1所述的半导体器件， 其中， 所述第一类型区的第一导电类型包括n型 材料。 8.根据权利要求7所述的半导体器件， 其中， 所述第二类型区的第二导电类型包括n型 材料。 9. 一种半导体器件， 包括 ： 第一类型区， 包括第一导电类型 ； 。
5、第二类型区， 包括第二导电类型 ； 沟道区， 在所述第一类型区和所述第二类型区之间延伸 ； 以及 栅电极， 围绕至少一部分所述沟道区， 所述栅电极的第二栅极边缘与所述第二类型 区的第二类型区边缘间隔开第二距离， 其中， 所述第二距离为所述沟道区的沟道长度的约 20至约 70。 10. 一种形成半导体器件的方法， 所述方法包括 ： 形成包括第一导电类型的第一类型区 ； 形成包括第二导电类型的第二类型区 ； 在所述第一类型区和所述第二类型区之间形成沟道区 ； 以及 形成围绕至少一部分所述沟道区的栅电极， 所述栅电极的第一栅极边缘与所述第一类 型区的第一类型区边缘间隔开第一距离， 并且所述栅电极的第。
6、二栅极边缘与所述第二类型 区的第二类型区边缘间隔开第二距离， 其中， 所述第一距离小于所述第二距离。 权 利 要 求 书 CN 104465763 A 2 1/10 页 3 非对称半导体器件 技术领域 0001 本发明涉及非对称半导体器件。 背景技术 0002 在半导体器件中， 当对器件的栅极施加足够的电压或偏压时， 电流流过源极区和 漏极区之间的沟道区。当电流流过沟道区时， 通常认为器件处于 “导通” 状态， 并且当电流 不流过沟道区时， 通常认为器件处于 “截止” 状态。 发明内容 0003 为了解决现有技术中存在的问题， 根据本发明的一个方面， 提供了一种半导体器 件， 包括 ： 第一类。
7、型区， 包括第一导电类型 ； 第二类型区， 包括第二导电类型 ； 沟道区， 在所 述第一类型区和所述第二类型区之间延伸 ； 以及栅电极， 围绕至少一部分所述沟道区， 所述 栅电极的第一栅极边缘与所述第一类型区的第一类型区边缘间隔开第一距离， 并且所述栅 电极的第二栅极边缘与所述第二类型区的第二类型区边缘间隔开第二距离， 其中， 所述第 一距离小于所述第二距离。 0004 在上述半导体器件中， 其中， 所述第二距离介于约 2nm 至约 7nm 之间。 0005 在上述半导体器件中， 其中， 所述第二距离介于约2nm至约7nm之间， 其中， 所述第 一距离介于约 0nm 至约 1nm 之间。 00。
8、06 在上述半导体器件中， 其中， 所述栅电极的栅极长度介于约 5nm 至约 25nm 之间。 0007 在上述半导体器件中， 其中， 所述第一类型区包括源极区。 0008 在上述半导体器件中， 其中， 所述第一类型区包括源极区， 其中， 所述第二类型区 包括漏极区。 0009 在上述半导体器件中， 其中， 所述第一类型区的第一导电类型包括 n 型材料。 0010 在上述半导体器件中， 其中， 所述第一类型区的第一导电类型包括 n 型材料， 其 中， 所述第二类型区的第二导电类型包括 n 型材料。 0011 在上述半导体器件中， 其中， 所述第一类型区的第一导电类型包括 p 型材料。 0012。
9、 在上述半导体器件中， 其中， 所述第一类型区的第一导电类型包括 p 型材料， 其 中， 所述第二类型区的第二导电类型包括 p 型材料。 0013 根据本发明的另一方面， 还提供了一种半导体器件， 包括 ： 第一类型区， 包括第一 导电类型 ； 第二类型区， 包括第二导电类型 ； 沟道区， 在所述第一类型区和所述第二类型区 之间延伸 ； 以及栅电极， 围绕至少一部分所述沟道区， 所述栅电极的第二栅极边缘与所述第 二类型区的第二类型区边缘间隔开第二距离， 其中， 所述第二距离为所述沟道区的沟道长 度的约 20至约 70。 0014 在上述半导体器件中， 其中， 所述沟道长度介于约 5nm 至约 。
10、40nm 之间。 0015 在上述半导体器件中， 其中， 所述第二距离介于约 2nm 至约 7nm 之间。 0016 在上述半导体器件中， 其中， 所述第二距离介于约2nm至约7nm之间， 其中， 所述栅 说 明 书 CN 104465763 A 3 2/10 页 4 电极的第一栅极边缘与所述第一类型区的第一类型区边缘间隔开第一距离， 所述第一距离 介于约 0nm 至约 1nm 之间。 0017 在上述半导体器件中， 其中， 所述沟道区的沟道长度在所述第一类型区的第一类 型区边缘和漂移区之间测量。 0018 在上述半导体器件中， 其中， 所述第一类型区包括源极区。 0019 在上述半导体器件中。
11、， 其中， 所述第一类型区包括源极区， 其中， 所述第二类型区 包括漏极区。 0020 根据本发明的又一方面， 还提供了一种形成半导体器件的方法， 所述方法包括 ： 形 成包括第一导电类型的第一类型区 ； 形成包括第二导电类型的第二类型区 ； 在所述第一类 型区和所述第二类型区之间形成沟道区 ； 以及形成围绕至少一部分所述沟道区的栅电极， 所述栅电极的第一栅极边缘与所述第一类型区的第一类型区边缘间隔开第一距离， 并且所 述栅电极的第二栅极边缘与所述第二类型区的第二类型区边缘间隔开第二距离， 其中， 所 述第一距离小于所述第二距离。 0021 在上述方法中， 包括 ： 在阱区内形成所述第一类型区。
12、或所述第二类型区中的至少 一个。 0022 在上述方法中， 包括 ： 形成栅电极从而使所述第二距离为所述沟道区的沟道长度 的约 20至约 70。 0023 提供发明内容以简化的形式介绍本发明所选择的概念， 本发明所选择的概念将在 下文中进一步详细描述。本发明内容并不旨在是所要求保护的主题的广泛性概述、 识别所 要求保护的主题的关键因素或基本特征， 本发明内容也不旨在用于限制要求保护主题的范 围。 0024 本发明提供了用于形成半导体器件的一种或多种技术和形成的结构。 0025 下文的说明书和附图阐述了特定的示例性方面和实施方式。 这些是多种方式中的 少数方式的表述， 其中采用了一个或多个方面。。
13、 当结合附图详细地阅读了说明书之后， 本发 明的其他方面、 优势和 / 或新的特征根据以下详细描述将是容易想到的。 附图说明 0026 当结合参考附图进行阅读时， 根据下文的详细描述可以更好地理解本发明的各个 方面。应该理解， 无需按比例绘出附图的元件和 / 或结构。因此， 为了清楚的讨论， 各个部 件的尺寸可以任意地增大或缩小。 0027 图 1 根据实施例示出了半导体器件的一部分 ； 0028 图 2 根据实施例示出了半导体器件的一部分 ； 0029 图 3 根据实施例示出了半导体器件的一部分 ； 0030 图 4 根据实施例示出了半导体器件的一部分 ； 0031 图 5 根据实施例示出了。
14、形成栅极介电层和栅电极， 其中栅极介电层和栅电极与形 成半导体器件相关 ； 0032 图 6 根据实施例示出了半导体器件的一部分 ； 0033 图 7 根据实施例示出了半导体器件的一部分 ； 0034 图 8 根据实施例示出了半导体器件的一部分 ； 说 明 书 CN 104465763 A 4 3/10 页 5 0035 图 9 根据实施例示出了半导体器件的一部分 ； 0036 图 10 根据实施例示出了半导体器件的一部分 ； 0037 图 11 根据实施例示出了半导体器件的一部分 ； 0038 图 12 根据实施例示出了形成第二类型区， 其中第二类型区与形成半导体器件相 关 ； 0039 图。
15、 13 根据实施例示出了形成第一类型区接触件、 第二类型区接触件和栅极接触 件， 其中第一类型区接触件、 第二类型区接触件和栅极接触件与形成半导体器件相关 ； 0040 图 14 根据实施例示出了半导体器件的一部分 ； 0041 图 15 根据实施例示出了半导体器件 ； 0042 图 16 根据实施例示出了半导体器件 ； 以及 0043 图 17 根据实施例示出了形成半导体器件的方法。 具体实施方式 0044 现在参考附图描述要求保护的主题， 其中在通篇描述中， 相似的参考标号通常用 于表示相似的元件。 在接下来的描述中， 为了说明的目的， 阐述多个具体细节以提供对要求 保护主题的理解。但是，。
16、 很明显， 在没有这类具体细节的情况下也可以实施要求保护的主 题。在其他实例中， 为便于描述要求保护的主题， 以框图的形式示出了结构和器件。 0045 本文提供了用于形成半导体器件的一种或多种技术， 以及由此形成的半导体器 件。 0046 图 1 是根据一些实施例的示出了半导体器件 100 的截面图。在实施例中， 在阱区 102 上形成半导体器件 100。根据一些实施例， 阱区 102 包括第一导电类型。在一些实施例 中， 第一导电类型包括 n 型， 从而使得阱区 102 包括 n 阱。在一些实施例中， 阱区 102 的第 一导电类型包括 p 型， 从而使得阱区 102 包括 p 阱。根据一些。
17、实施例， 在衬底区 ( 未示出 ) 内形成阱区 102。衬底区包括多种半导体材料， 诸如， 例如单独的硅、 多晶硅、 锗等或它们的 组合。根据一些实施例， 衬底区包括外延层、 绝缘体上硅 (SOI) 衬底等。根据一些实施例， 衬底区包括外延层、 晶圆、 由晶圆形成的管芯等。 0047 在实施例中， 半导体器件 100 包括第一类型区 104。根据一些实施例， 第一类型区 104 设置在阱区 102 内。在实施例中， 第一类型区 104 被注入至阱区 102 中。在实施例中， 第一类型区 104 包括第一导电类型。在一些实施例中， 第一类型区 104 的第一导电类型包 括单独的 p 型材料、 p。
18、+ 型材料、 p+ 型材料、 p 型掺杂剂 ( 诸如硼、 镓、 铟等 ) 或它们的组合。 在一些实施例中， 第一类型区 104 的第一导电类型包括单独的 n 型材料、 n+ 型材料、 n+ 型 材料、 n 型掺杂剂 ( 诸如磷、 砷、 锑等 ) 或它们的组合。根据一些实施例， 第一类型区 104 包 括源极区。根据一些实施例， 第一类型区 104 包括漏极区。在一些实施例中， 阱区 102 和第 一类型区 104 包括不同的导电类型。在一些实施例中， 阱区 102 包括单独的 p 型材料、 p+ 型 材料、 p+ 型材料、 p 型掺杂剂 ( 诸如硼、 镓、 铟等 ) 或它们的组合， 并且第一类。
19、型区 104 包 括单独的 n 型材料、 n+ 型材料、 n+ 型材料、 n 型掺杂剂 ( 诸如磷、 砷、 锑等 ) 或它们的组合。 在一些实施例中， 阱区 102 包括单独的 n 型材料、 n+ 型材料、 n+ 型材料、 n 型掺杂剂 ( 诸如 磷、 砷、 锑等 ) 或它们的组合， 并且第一类型区 104 包括单独的 p 型材料、 p+ 型材料、 p+ 型 材料、 p 型掺杂剂 ( 诸如硼、 镓、 铟等 ) 或它们的组合。 说 明 书 CN 104465763 A 5 4/10 页 6 0048 根据一些实施例， 半导体器件 100 包括在第一端 112 和第二端 114 之间延伸的沟 道区。
20、 110。例如， 沟道区 110 包括多种材料， 诸如单独的硅、 多晶硅、 锗、 SiGe、 III 族至 V 族 半导体 (GaAs、 InAs、 InGaAs 等 ) 等或它们的组合。在一些实施例中， 沟道区 110 从第一类 型区 104 伸出。例如， 通过多种方式 ( 诸如通过沉积、 外延生长、 蚀刻等 ) 形成沟道区 110。 在一些实施例中， 沟道区 110 包括 p 型材料、 p+ 型材料、 p+ 型材料等。在一些实施例中， 沟 道区 110 包括 n 型材料、 n+ 型材料、 n+ 型材料等。在实施例中， 沟道区 110 包括纳米线， 诸 如垂直纳米线等。 0049 根据一些实。
21、施例， 在沟道区 110 上方形成掩模区 120。掩模区 120 包括多种材料， 包括单独的氧化硅、 氮化硅等或它们的组合。在一些实施例中， 掩模区 120 延伸跨过沟道区 110 的第二端 114。 0050 现在转到图 2， 在实施例中， 在阱区 102、 第一类型区 104、 沟道区 110 和掩模区 120 上方形成第一介电区 200。例如， 通过诸如沉积、 化学汽相沉积 (CVD)、 旋涂或其他合适的方 法的多种方式形成第一介电区 200。第一介电区 200 包括多种材料， 例如， 包括单独的氧化 物、 二氧化硅、 氮化硅、 氮氧化硅等或它们的组合。 在一些实施例中， 诸如通过化学机。
22、械抛光 (CMP) 工艺平坦化第一介电区 200 的顶面 202。在实施例中， 第一介电区 200 的顶面 202 与 掩模区 120 的顶面 204 基本上共平面。 0051 根据一些实施例， 掺杂剂从第一类型区 104 至少部分地扩散至沟道区 110 的第一 端 112 内。在一些实施例中， 第一类型区 104 的扩散部分 220 形成为从第一类型区 104 延 伸至沟道区 110 内。在实施例中， 第一类型区 104 的扩散部分 220 包括第一导电类型。在 一些实施例中， 第一类型区 104 的扩散部分 220 包括第一类型区边缘 250。 0052 现在转到图 3， 在实施例中， 图。
23、案化第一介电区 200。在一些实施例中， 通过蚀刻图 案化第一介电区 200。根据一些实施例， 将第一介电区 200 图案化为第一高度 300。在一些 实施例中， 第一介电区 200 的第一高度 300 基本上与第一类型区 104 的扩散部分 220 的第 二高度 302 相匹配。在实施例中， 第一介电区 200 的顶面 310 与第一类型区 104 的第一类 型区边缘 205 基本上共平面。 0053 现在转到图 4， 在实施例中， 在沟道区 110、 掩模区 120 和第一介电区 200 上方形成 栅极介电层 400。例如， 通过多种方式形成栅极介电层 400， 诸如通过原子层沉积 (AL。
24、D)、 化 学汽相沉积 (CVD)、 物理汽相沉积 (PVD) 或其他合适的技术。栅极介电层 400 包括多种材 料， 在一些实施例中， 这些材料包括单独的高 k 介电材料、 氧化物、 二氧化硅等或它们的组 合。根据一些实施例， 栅极介电层 400 包括具有中等介电常数的标准介电材料， 诸如 SiO2。 0054 现在转到图 5， 在实施例中， 图案化栅极介电层 400。在一些实施例中， 图案化栅极 介电层400， 从而使栅极介电层400不覆盖第一介电区200。 在实施例中， 图案化栅极介电层 400， 从而使栅极介电层400的第一端402的位置邻近第一类型区边缘250。 在实施例中， 栅 极。
25、介电层 400 的第二端 404 的位置邻近沟道区 110 的相对侧上的第一类型区边缘 250。在 实施例中， 栅极介电层 400 覆盖沟道区 110 和掩模区 120。 0055 根据一些实施例， 在第一介电区 200 和栅极介电层 400 上方形成栅电极 500。例 如， 通过多种方式形成栅电极 500， 诸如通过沉积、 原子层沉积 (ALD) 等。在一些实施例中， 栅电极 500 包括导电材料， 诸如单独的铝、 铜、 TiN、 TaN、 TaC、 多晶硅等或它们的组合。在一 些实施例中， 栅极介电层400未被图案化， 而是在形成栅电极500之前完整地保留栅极介电 说 明 书 CN 104。
26、465763 A 6 5/10 页 7 层 400。 0056 现在转到图 6， 在实施例中， 在栅电极 500 上方形成第二介电区 600。例如， 通过多 种方式形成第二介电区 600， 诸如通过沉积、 化学汽相沉积 (CVD) 或其他合适的方法。第二 介电区 600 包括多种材料， 例如， 包括单独的氧化物、 二氧化硅、 氮化硅、 氮氧化硅等或它们 的组合。在实施例中， 使用诸如化学机械抛光 (CMP) 的工艺来平坦化第二介电区 600。 0057 现在转到图7， 在一些实施例中， 诸如通过蚀刻去除栅极介电层400、 栅电极500和 第二介电区 600 的一部分。根据一些实施例， 栅极介电。
27、层 400 的顶面 610、 栅电极 500 的顶 面 620 和第二介电区 600 的顶面 630 是基本上共平面的。根据一些实施例， 在去除栅极介 电层 400、 栅电极 500 和第二介电区 600 的一部分之后， 顶面 610、 620、 630 与限定在沟道区 110的第二端114处的第二端沟道表面640基本上共平面。 在一些实施例中， 在去除栅极介 电层 400、 栅电极 500 和第二介电区 600 的一部分之后， 在栅极介电层 400、 栅电极 500 和第 二介电区 600 之上暴露出掩模区 120。 0058 现在转到图 8， 在一些实施例中， 诸如通过蚀刻去除第二介电区 。
28、600 以及部分栅极 介电层 400 和部分栅电极 500。根据一些实施例， 平坦化栅电极 500 的顶面 800 和栅极介电 层 400 的顶面 802。 0059 现在转到图 9， 在一些实施例中， 诸如通过蚀刻去除了栅电极 500 的第一部分 900( 在图 8 中示出 )。根据一些实施例， 第一部分 900 位于沟道区 110 的第一侧 902 上。在 一些实施例中， 在去除第一部分 900 之后， 第一栅极部分 910 位于沟道区 110 的第一侧 902 上， 并且第二栅极部分 920 位于沟道区 110 的第二侧 904 上。根据一些实施例， 栅电极 500 围绕沟道区 110(。
29、 在图 14 中示出 )， 从而使半导体器件 100 包括全环栅结构。 0060 图 10 示出了第一介电区 200 的形成， 或者， 相当于在现有的第一介电区 200( 在图 9 中示出 ) 和栅电极 500 之上形成额外的第一介电材料。在实施例中， 在栅电极 500 的第 一栅极部分 910 和第二栅极部分 920 的顶部上以及栅极介电层 400 的上方形成第一介电区 200。 在一些实施例中， 第一介电区200的顶面202与掩模区120的顶面204基本上共平面。 0061 转到图 11， 在实施例中， 在第一介电区 200 中形成开口 1100。在一些实施例中， 通 过去除掩模区 120。
30、 来形成开口 1100。例如， 以多种方式 ( 诸如通过蚀刻 ) 去除掩模区 120。 根据一些实施例， 开口1100形成为到达沟道区110的第二端114处的第二端沟道表面640。 在一些实施例中， 开口 1100 形成为使得限定开口 1100 的侧壁 1102 与沟道区 110 的侧部 1110 处于同一直线上并且位于沟道区 110 的侧部 1110 之上。 0062 现在转到图 12， 在一些实施例中， 形成第二类型区 1200。通过多种方式形成第二 类型区1200。 根据一些实施例， 通过掺杂沟道区110的第二端114来形成第二类型区1200。 根据一些实施例， 第二类型区 1200 包。
31、括第二导电类型。在一些实施例中， 第二类型区 1200 的第二导电类型包括单独的 p 型材料、 p+ 型材料、 p+ 型材料、 p 型掺杂剂 ( 诸如硼、 镓、 铟 等 ) 或它们的组合。在一些实施例中， 第二类型区 1200 的第二导电类型包括单独的 n 型材 料、 n+ 型材料、 n+ 型材料、 n 型掺杂剂 ( 诸如磷、 砷、 锑等 ) 或它们的组合。根据一些实施 例， 第二类型区 1200 包括源极区。在实施例中， 使用注入、 等离子体掺杂、 掺杂的硅化物的 沉积或任何其他方法来实现第二类型区 1200 的掺杂。在实施例中， 使用掺杂外延或选择性 外延形成第二类型区 1200。根据一些。
32、实施例， 第二类型区 1200 包括漏极区。 0063 根据一些实施例， 第一类型区104的第一导电类型与第二类型区1200的第二导电 说 明 书 CN 104465763 A 7 6/10 页 8 类型基本相似。在实施例中， 第一类型区 104 的第一导电类型与第二类型区 1200 的第二导 电类型均包括单独的 p 型材料、 p+ 型材料、 p+ 型材料、 p 型掺杂剂 ( 诸如硼、 镓、 铟等 ) 或 它们的组合。在实施例中， 第一类型区 104 的第一导电类型与第二类型区 1200 的第二导电 类型均包括单独的 n 型材料、 n+ 型材料、 n+ 型材料、 n 型掺杂剂 ( 诸如磷、 砷。
33、、 锑等 ) 或它 们的组合。 0064 在一些实施例中， 在形成第二类型区 1200 之后， 在沟道区 110 和第二类型区 1200 之间存在漂移区1201。 根据一些实施例， 漂移区1201包括的材料或组分与沟道区110的材 料或组分相似。在实施例中， 漂移区 1201 在沟道区 110 和第二类型区 1200 之间延伸。 0065 在一些实施例中， 沟道区 110 在第一类型区 104 和第二类型区 1200 之间延伸， 并 且基本上被栅电极 500 围绕。在实施例中， 在第一类型区 104 的第一类型区边缘 250 和漂 移区 1201 之间测量沟道区 110 的沟道长度 1210。。
34、根据一些实施例， 沟道区 110 的沟道长度 1210 在约 5nm 至约 40nm 之间。 0066 根据一些实施例， 栅电极 500 在第一栅极边缘 1230 和第二栅极边缘 1232 之间延 伸。在实施例中， 栅电极 500 包括在第一栅极边缘 1230 和第二栅极边缘 1232 之间测量的 栅极长度 1234。在实施例中， 栅电极 500 的栅极长度 1234 在约 5nm 至与 25nm 之间。在一 些实施例中， 栅电极 500 的栅极长度 1234 与沟道区 110 的沟道长度 1210 基本上相匹配。 0067 根据一些实施例， 栅电极 500 与第一类型区 104 间隔开。在一。
35、些实施例中， 栅电极 500 的第一栅极边缘 1230 与第一类型区 104 的第一类型区边缘 250 间隔开第一距离 1231。 在一些实施例中， 第一距离1231介于0nm至约3nm之间。 如图12所示， 在实施例中， 第一栅 极边缘 1230 与第一类型区边缘 250 基本上共平面并且未间隔开， 从而使第一距离 1231 为 约 0nm。在一些实施例中， 未在图 12 中示出， 栅电极 500 与第一类型区 104 的扩散部分 200 的至少一些重叠， 从而使栅电极 500 的第一栅极边缘 1230 与第一类型区边缘不共平面， 而 是位于第一类型区边缘 250 下面。 0068 根据一些。
36、实施例， 栅电极 500 与第二类型区 1200 间隔开。在一些实施例中， 栅电 极 500 的第二电极边缘 1232 与第二类型区 1200 的第二类型区边缘 1220 间隔开第二距离 1240。在一些实施例中， 第二距离 1240 介于约 2nm 至约 7nm 之间。在一些实施例中， 第二 距离 1240 为沟道区 110 的沟道长度 1210 的约 20至约 70。根据一些实施例， 第一距离 1231小于第二距离1240。 根据一些实施例， 第二距离1240与漂移区1201的长度基本匹配。 0069 现在转到图 13， 根据一些实施例， 图案化第一介电区 200 以形成用于第一类型区 接。
37、触件 1300、 第二类型区接触件 1302 和栅极接触件 1304 的多个开口。在实施例中， 第一 类型区接触件 1300、 第二类型区接触件 1302 和栅极接触件 1304 包括导电材料。在一些实 施例中， 第一类型区接触件 1300 形成为接触第一类型区 104。在一些实施例中， 第二类型 区接触件 1302 形成为接触第二类型区 1200。在一些实施例中， 栅极接触件 1304 形成为接 触栅电极 500。根据一些实施例， 当对栅极接触件 1304 施加足够的电压 (Vg) 时， 电流将流 过第一类型区 104 和第二类型区 1200 之间的沟道区 110， 从而位于第一类型区接触件。
38、 1300 和第二类型区接触件 1302 之间。 0070 图 14 是半导体器件 100 的实施例的透视图， 但在其中， 除了扩散部分 220 外， 并未 示出阱区102、 第一介电区200、 第一类型区接触件1300、 第二类型区接触件1302、 栅极接触 件 1304 和第一类型区 104。 说 明 书 CN 104465763 A 8 7/10 页 9 0071 在实施例中， 栅电极500围绕至少一些沟道区110。 在一些实施例中， 栅电极500包 括栅极长度 1234， 并且因此， 围绕与栅极长度 1234 相对应的沟道区 110 的长度。在一些实 施例中， 栅极介电层400也围绕沟。
39、道区110， 并且具有与栅极长度1234相对应的长度。 在一 些实施例中， 栅电极 500 的第二栅极边缘 1232 与第二类型区 1200 的第二类型区边缘 1220 间隔开第二距离 1240。根据一些实施例， 第一距离 1231 小于第二距离 1240。因此， 在一些 实施例中， 栅电极 500 更接近第一类型区 104( 示出为第一类型区 104 的扩散部分 220) 或 第二类型区 1200 中的一个， 从而使半导体器件 100 包括非对称半导体器件。 0072 图 15 示出了第二示例性半导体器件 1500。根据一些实施例， 在衬底区 1502 上形 成第二半导体器件 1500。例如。
40、， 衬底区 1502 包括多种材料， 诸如单独的硅、 多晶硅、 锗、 III 族至 V 族合金半导体 ( 诸如 GaAs、 InAs、 InGaAs 等 ) 或它们的组合。根据一些实施例， 衬底 区 1502 包括外延层、 晶圆、 由晶圆形成的管芯等。 0073 根据一些实施例， 第二半导体器件 1500 包括 FinFET 器件。在实施例中， 第二半导 体器件 1500 包括形成于衬底区 1502 上的鳍 1504。在一些实例中， 沟道区 1510 包括在鳍 1504 的一部分内。在一些实施例中， 沟道区 1510 包括单独的 p 型材料、 p+ 型材料、 p+ 型 材料、 p 型掺杂剂 (。
41、 诸如硼、 铟、 镓等 ) 或它们的组合。在一些实施例中， 沟道区 1510 包括 单独的 n 型材料、 n+ 型材料、 n+ 型材料、 n 型掺杂剂 ( 诸如磷、 砷、 锑等 ) 或它们的组合。 0074 根据一些实施例， 第二半导体器件 1500 包括形成于衬底区 1502 上的第一类型区 1520。根据一些实施例， 第一类型区 1520 包括鳍 1504 的第一部分。在一些实施例中， 第一 类型区 1520 位于沟道区 1510 的第一侧上。在一些实施例中， 第一类型区 1520 包括第一导 电类型。在一些实施例中， 第一类型区 1520 的第一导电类型包括单独的 p 型材料、 p+ 型。
42、材 料、 p+ 型材料、 p 型掺杂剂 ( 诸如硼、 铟、 镓等 ) 或它们的组合。在一些实施例中， 第一类 型区 1520 的第一导电类型包括单独的 n 型材料、 n+ 型材料、 n+ 型材料、 n 型掺杂剂 ( 诸如 磷、 砷、 锑等 ) 或它们的组合。根据一些实施例， 第一类型区 1520 包括源极区。根据一些实 施例， 第一类型区 1520 包括漏极区。 0075 在一些实施例中， 第二半导体器件1500包括存在于衬底区1502上的漂移区1511。 根据一些实施例， 漂移区 1511 在沟道区 1510 和第二类型区 1530 之间延伸。根据一些实施 例中， 漂移区 1511 包括的材。
43、料或组分与沟道区 1510 的材料或组分类似。 0076 根据一些实施例， 第二半导体器件 1500 包括形成于衬底区 1502 上的第二类型区 1530。 根据一些实施例， 第二类型区1530包括鳍1504的第二部分， 在一些实施例中， 第二类 型区 1530 位于与沟道区 1510 的第一侧相对的沟道区 1510 的第二侧上。根据一些实施例， 沟道区 1510 在第一类型区 1520 和第二类型区 1530 之间延伸， 漂移区 1511 在沟道区 1510 和第二类型区 1530 之间延伸。在一些实施例中， 第二类型区 1530 包括第二导电类型。在 一些实施例中， 第二类型区 1530 。
44、的第二导电类型包括单独的 p 型材料、 p+ 型材料、 p+ 型材 料、 p 型掺杂剂 ( 诸如硼、 铟、 镓等 ) 或它们的组合。在一些实施例中， 第二类型区 1530 的第 二导电类型包括单独的 n 型材料、 n+ 型材料、 n+ 型材料、 n 型掺杂剂 ( 诸如磷、 砷、 锑等 ) 或它们的组合。根据一些实施例， 第二类型区 1530 包括源极区。根据一些实施例， 第二类 型区 1530 包括漏极区。 0077 根据一些实施例， 第一类型区 1520 的第一导电类型与第二类型区 1530 的第二导 电类型基本相似。在实施例中， 第一类型区 1520 的第一导电类型和第二类型区 1530 。
45、的第 说 明 书 CN 104465763 A 9 8/10 页 10 二导电类型包括单独的 p 型材料、 p+ 型材料、 p+ 型材料、 p 型掺杂剂 ( 诸如硼、 镓、 铟等 ) 或它们的组合。在实施例中， 第一类型区 1520 的第一导电类型和第二类型区 1530 的第二 导电类型包括单独的 n 型材料、 n+ 型材料、 n+ 型材料、 n 型掺杂剂 ( 诸如磷、 砷、 锑等 ) 或 它们的组合。 0078 根据一些实施例， 第二半导体器件 1500 包括围绕至少一些沟道区 1510 的栅电极 1540。尽管未示出， 但在一些实施例中， 半导体器件 1500 也包括设置在沟道区 1510。
46、 和栅电 极 1540 之间的栅极介电层以使沟道区 1510 与栅极介电层电隔离。通过任何合适的方法使 用具有任何合适的介电常数的任何合适的材料形成栅极介电层。例如， 通过多种方式形成 栅电极 1540， 诸如通过沉积、 外延生长等。在一些实施例中， 栅电极 1540 包括导电材料， 诸 如单独的铝、 多晶硅、 TiN、 TaC、 TaN 等或它们的组合。 0079 根据一些实施例， 栅电极 1540 在第一栅极边缘 1550 和第二栅极边缘 1552 之间延 伸。在实施例中， 栅电极 1540 包括在第一栅极边缘 1550 和第二栅极边缘 1552 之间测量的 栅极长度 1554。在实施例中。
47、， 栅电极 1540 的栅极长度 1554 在约 5nm 至约 25nm 之间。 0080 根据一些实施例， 栅电极 1540 与第一类型区 1520 间隔开。在一些实施例中， 栅电 极 1540 的第一栅极边缘 1550 与第一类型区 1520 的第一类型区边缘 1562 间隔开第一距离 1560。在一些实施例中， 第一距离 1560 介于 0nm 至约 1nm 之间。如图 15 所示， 在实施例中， 第一栅极边缘 1550 基本上邻近第一类型区边缘 1562 并且并不与第一类型区边缘 1562 间 隔开， 从而使第一距离 1560 为约 0nm。 0081 根据一些实施例， 栅电极 154。
48、0 与第二类型区 1530 间隔开。根据一些实施例， 第二 栅极边缘 1552 与第二类型区 1530 的第二类型区边缘 1572 间隔开第二距离 1570。在一些 实施例中， 第二距离 1570 在约 2nm 至约 7nm 之间。在一些实施例中， 第二距离 1570 为沟道 区 1510 的沟道长度 1580 的约 20至约 70。根据一些实施例， 第一距离 1560 小于第二 距离 1570。根据一些实施例， 第二距离 1570 与漂移区 1511 的长度基本上相匹配。 0082 在一些实施例中， 沟道区 1510 的沟道长度 1580 介于约 20nm 至约 40nm 之间。在 实施例中。
49、， 在第一类型区1520的第一类型区边缘1562和漂移区1511之间测量沟道区1510 的沟道长度 1580。在一些实施例中， 栅电极 1540 的栅极长度 1554 与沟道区 1510 的沟道长 度 1580 基本上相匹配。 0083 图16示出了第三示例性半导体器件1600。 根据一些实施例， 第三半导体器件1600 包括沟道区 1510、 第一类型区 1520、 第二类型区 1530、 栅极介电层和栅电极 1540。在一些 实施例中， 第三半导体器件 1600 形成于衬底区 1620 上。根据一些实施例， 衬底区 1602 包 括绝缘体上硅 (SOI) 结构。在实施例中， 衬底区 1602 包括绝缘层 1604。绝缘层 1604 包括 多种材料， 包括氧化物、 SiO2等。在一些实施例中， 绝缘层 1604 形成于衬底层 1606 上。衬 底层 1606 包括多种材料， 。