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1、(10)申请公布号 CN 103026349 A (43)申请公布日 2013.04.03 CN 103026349 A *CN103026349A* (21)申请号 201080068043.3 (22)申请日 2010.10.18 2040/CHE/2010 2010.07.16 IN G06F 13/00(2006.01) H04L 12/00(2006.01) (71)申请人 拉迈亚高级研究院 地址 印度卡纳塔克邦 (72)发明人 迪帕恩马宗达 西里尔普拉桑纳拉贾P (74)专利代理机构 中科专利商标代理有限责任 公司 11021 代理人 倪斌 (54) 发明名称 数据接口电路 (57。
2、) 摘要 在示意实施例中， 提供了一种数据接口电路。 数据接口电路包括数据源、 输入块、 空间交换机、 输出块和多核处理器。数据接口电路使得能够将 以不同电压范围和采样频率提供的数据经由交换 机传输到多核处理器的适当内核。输入块中的数 据转换元件将来自数据源并具有变化电压范围和 采样频率的数据转换为具有适于空间交换机的电 压范围和采样频率的数据。 类似地， 输出块中的数 据转换元件将来自空间交换机的数据转换为具有 适于多核处理器中对应内核的电压范围和采样频 率的数据。 在一个实施例中， 在输入块和输出块中 使用电平移位器和 FIFO 缓冲器。 (30)优先权数据 (85)PCT申请进入国家阶段。
3、日 2013.01.14 (86)PCT申请的申请数据 PCT/IB2010/054706 2010.10.18 (87)PCT申请的公布数据 WO2012/007799 EN 2012.01.19 (51)Int.Cl. 权利要求书 2 页 说明书 13 页 附图 15 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 13 页 附图 15 页 1/2 页 2 1. 一种集成电路， 包括 ： 多个输入数据接口， 每个输入数据接口与可变速率数据源和数据交换机相连， 每个输 入数据接口还包括电压电平移位器和分布式先入先出元件 ； 多个输出数据接口， 每个。
4、输出数据接口与多个数据消耗处理器中的一个相连， 每个输 出数据接口还包括电压电平移位器、 分布式先入先出元件和重排序缓冲器 ； 第一空间交换机和第二空间交换机， 每一空间交换机将所述多个输入数据接口与所述 多个输出数据接口相耦合， 并且每一空间交换机还包括能够在该空间交换机的输入端口和 输出端口之间提供多个同时连接的多个接口， 其中， 所述空间交换机具有与输入数据接口 的数目相同数目的入口端口以及与输出数据接口的数目相同数目的出口端口， 空间交换机 上每个入口端口的比特宽度与每个输入接口的比特宽度相匹配， 空间交换机上每个出口端 口的比特宽度与每个输出接口的比特宽度相匹配， 并且如果第一空间交。
5、换机出现故障则激 活第二空间交换机来替代第一空间交换机。 2. 根据权利要求 1 所述的集成电路， 其中一个或多个数据消耗处理器位于第一硅物理 层并且通过互连配线和贯通硅过孔的组合连接到位于第二硅物理层的对应输出接口。 3. 根据权利要求 1 或 2 所述的集成电路， 其中输入数据接口还包括多个先入先出 (FIFO)缓冲器， 每个FIFO缓冲器与电压电平移位器之一相耦合， 所述FIFO缓冲器各自包括 形成分布式 FIFO 元件的一个或多个子块。 4. 根据权利要求 3 所述的集成电路， 其中经由电压电平移位器耦合可变数据源和分布 式 FIFO 元件。 5.根据权利要求3所述的集成电路， 其中每。
6、个分布式FIFO元件占据硅管芯的不同物理 位置， 并且还包括一个或多个存储器位置。 6. 根据权利要求 1 或 2 所述的集成电路， 其中每个电压电平移位器按单端模式连接， 所述电压电平移位器能够将单极或双极数字信号转换为与分布式 FIFO 元件兼容的电压电 平。 7. 一种集成电路， 包括 ： 多个输入接口， 包括输入电压电平移位器和通过互连的分段相互连接的输入分布式先 入先出 (FIFO) 元件， 每个输入接口与多个可变速率数据源中的可变速率数据源相耦合， 每 个可变速率数据源具有相同或不同的逻辑电平 ； 以及 耦合到多个输入接口的空间交换机， 向多个输出接口提供多个无阻塞连接， 所述多个。
7、 输出接口包括通过互连串联的输出电压移位器、 分布式 FIFO 元件和重排序缓冲器。 8.根据权利要求7所述的集成电路， 其中分布式FIFO元件在二维集成电路的硅有源层 上实现。 9.根据权利要求7所述的集成电路， 其中分布式FIFO元件在三维硅集成电路的不同层 上实现。 10. 根据权利要求 7 所述的集成电路， 其中输出接口耦合到数据汇， 数据汇还包括在所 述集成电路的相同芯片或与所述集成电路分离的芯片上实现的多个多处理器内核。 11. 根据权利要求 7 所述的集成电路， 其中空间交换机包括定点空间交换机， 空间交换 机的输入接口和输出接口还包括比特宽度大于或等于 1 的尾数比特。 12.。
8、 根据权利要求 7 所述的集成电路， 其中空间交换机包括浮点空间交换机， 空间交换 权 利 要 求 书 CN 103026349 A 2 2/2 页 3 机的输入接口和输出接口还包括比特宽度大于或等于 1 的尾数比特和指数比特。 13. 根据权利要求 10 所述的集成电路， 其中数据汇分别具有不同的电源电压和不同的 操作频率， 并且包括各自的微处理器、 数字信号处理器和现场可编程门阵列。 14. 根据权利要求 13 所述的集成电路， 其中一个或多个数据汇耦合到重排序缓冲器之 一。 15. 根据权利要求 7-14 之一所述的集成电路， 其中多个重排序缓冲器的每个单独可旁 路重排序缓冲器具有与其他。
9、重排序缓冲器独立的可变深度， 其中该单独重排序缓冲器还包 括一个输入端口和一个或多个输出端口， 所述输入端口具有由写指针维护的地址， 所述输 出端口具有由读指针维护的地址。 16. 根据权利要求 8-14 之一所述的集成电路， 其中每个重排序缓冲器包括多个输出端 口， 每个输出端口与不同输出电压电平移位器相连以向不同输出汇进行输出。 17. 根据权利要求 8-14 之一所述的集成电路， 其中输出接口从空间交换机接收包括第 一数据速率和第一电压电平的数据， 将第一数据速率转换为第二数据速率， 将第一电压电 平转换为第二电压电平， 其中第二数据速率和第二电压电平与数据汇兼容。 18. 根据权利要求。
10、 10-14 之一所述的集成电路， 其中分布式 FIFO 分段的第一分段物理 上位于三维集成电路的一层， 分布式 FIFO 分段的第二分段物理上位于三维集成电路的另 一层， 第一分段和第二分段通过垂直贯通硅的过孔互连而相连。 19.根据权利要求18所述的集成电路， 其中分布式FIFO分段的第一分段和第二分段传 输差分信号。 20.根据权利要求18所述的集成电路， 其中分布式FIFO分段的第一分段和第二分段传 输单端信号。 权 利 要 求 书 CN 103026349 A 3 1/13 页 4 数据接口电路 背景技术 0001 多核处理器是包含多个处理器内核的集成电路 (IC)。一般而言， 内核。
11、是一种处理 单元如中央处理单元 (CPU)， 并处理可执行模块 ( 指令或代码 ) 以便提供一种或多种期望 的功能或应用。多核处理器经常需要接受并处理由一个或多个外部数据源如模数转换器 (ADC)、 传感器阵列等产生的数据。 与处理器之间的简单的基于总线的数据接口可能不适合 从大量数据源进行数据收集， 尤其当需要以基本上并行方式来执行这种数据收集时。 发明内容 0002 在示意实施例中， 提供了一种集成电路。该集成电路包括 ： 多个输入数据接口， 每 个输入数据接口与可变速率数据源和数据交换机相连， 每个输入数据接口还包括电压电平 移位器和分布式先入先出元件 ； 多个输出数据接口， 每个输出数。
12、据接口与多个数据消耗处 理器中的一个相连， 每个输出数据接口还包括电压电平移位器、 分布式先入先出元件和重 排序缓冲器 ； 第一空间交换机和第二空间交换机， 每一空间交换机将多个输入数据接口与 多个输出数据接口相耦合， 并且每一空间交换机还包括能够在该空间交换机的输入端口和 输出端口之间提供多个同时连接的多个接口， 其中， 所述空间交换机具有与输入数据接口 的数目相同数目的入口端口以及与输出数据接口的数目相同数目的出口端口， 空间交换机 上每个入口端口的比特宽度 (bit width) 与每个输入接口的比特宽度相匹配， 空间交换机 上每个出口端口的比特宽度与每个输出接口的比特宽度相匹配， 并且。
13、如果第一空间交换机 出现故障则激活第二空间交换机来替代第一空间交换机。 0003 在集成电路的备选实施例中， 一个或多个数据消耗处理器位于第一硅物理层并且 通过互连配线和贯通硅过孔 (via) 的组合连接到位于第二硅物理层的对应输出接口。在集 成电路的另一实施例中， 输入数据接口还包括多个先入先出(FIFO)缓冲器， 每个FIFO缓冲 器与电压电平移位器之一相耦合， 其中 FIFO 缓冲器各自包括形成分布式 FIFO 元件的一个 或多个子块。在另一实施例中， 经由电压电平移位器耦合可变数据源和分布式 FIFO 元件， 每个分布式 FIFO 元件占据硅管芯的不同物理位置， 并且还包括一个或多个存。
14、储器位置。在 另一实施例中， 每个电压电平移位器按单端模式中连接， 所述电压电平移位器能够将单极 或双极数字信号转换为与分布式 FIFO 元件兼容的电压电平。 0004 在另一示意的实施例中， 提供了一种集成电路。该集成电路包括 ： 多个输入接口， 包括输入电压电平移位器和通过互连的分段相互连接的输入分布式先入先出 (FIFO) 元 件， 每个输入接口与多个可变速率数据源中的一可变速率数据源相耦合， 每个可变速率数 据源具有相同或不同的逻辑电平 ； 以及耦合到多个输入接口的空间交换机， 向多个输出接 口提供多个无阻塞连接， 所述多个输出接口包括通过互连串联的输出电压移位器、 分布式 FIFO 。
15、元件和重排序缓冲器。 0005 在另一实施例中， 分布式 FIFO 元件可以在二维集成电路的硅有源层上实现， 或者 在三维硅集成电路的不同层上实现。 在一个实施例中， 输出接口耦合到数据汇， 数据汇还可 以包括在该集成电路的相同芯片或与该集成电路分离的芯片上实现的多个多处理器内核。 说 明 书 CN 103026349 A 4 2/13 页 5 在另一实施例中， 空间交换机包括定点空间交换机或浮点空间交换机， 空间交换机的输入 接口和输出接口还可以包括比特宽度大于或等于 1 的尾数比特 (mantissa bit) 和指数比 特 (exponent bit)。 0006 在另一实施例中， 数据。
16、汇可以分别具有不同的电源电压和不同的操作频率， 并且 可以包括各自的微处理器、 数字信号处理器和现场可编程门阵列， 其中一个或多个数据汇 可以耦合到重排序缓冲器之一。在另一实施例中， 多个重排序缓冲器的每个单独可旁路重 排序缓冲器具有与其他重排序缓冲器独立的可变深度， 其中该单独重排序缓冲器还可以包 括一个输入端口和一个或多个输出端口， 所述输入端口具有由写指针维护的地址， 所述输 出端口具有由读指针维护的地址， 每个重排序缓冲器包括多个输出端口， 每个输出端口与 不同输出电压电平移位器相连以向不同输出汇进行输出。 0007 在另一实施例中， 输出接口从空间交换机接收包括第一数据速率和第一电压。
17、电平 的数据， 将第一数据速率转换为第二数据速率， 将第一电压电平转换为第二电压电平， 其中 第二数据速率和第二电压电平与数据汇兼容。在一个实施例中， 分布式 FIFO 分段的第一分 段物理上位于三维集成电路的一层， 分布式 FIFO 分段的第二分段物理上位于三维集成电 路的另一层， 第一分段和第二分段通过垂直贯通硅的过孔互连而相连。 0008 在另一实施例中， 分布式 FIFO 分段的第一分段和第二分段可以传输差分信号或 单端信号。在另一实施例中， 基于 Gray 编码或比特反转编码来编码沿连接输入和输出分布 式 FIFO 元件的互连传输的数据。在另一实施例中， 空间交换机可以包括 ： 具有。
18、 N 个入口端 口和 N 个出口端口的交叉连接 (cross-bar) 交换机 ； 具有 N 个入口端口、 N 个出口端口以及 log(N)级或log2(N)级Banyan网络(具有N个入口端口和N个出口端口)的混洗(shuffle) 交换网络。 0009 在另一实施例中， 将第二空间交换机实现为当空间交换机出现故障时开启， 其中 按照与空间交换机耦合到输入接口和输出接口的类似方式， 第二空间交换机分别与输入接 口和输出接口相耦合。 0010 在另一实施例中， 分布式 FIFO 元件中的一分布式 FIFO 元件具有与分布式 FIFO 元 件中的另一分布式 FIFO 元件的低功率解码器输入相连的。
19、低功率编码器输出， 其中， 分布式 FIFO 元件使用可选的较低功率 Gray 编码编码器和解码器与电平移位器相连， 输入分布式 FIFO 元件能够通过多个并行路径由可变速率数据源来写入。 0011 以上概要仅是示意性的， 并不意在以任何方式进行限制。 除了上述示意性方面、 实 施例和特征以外， 参照附图和以下详细描述， 其他方面、 实施例和特征将变得清楚。 附图说明 0012 图 1 示出了数据接口电路的示例实施例。 0013 图 2 示出了具有电平移位器和分布式 FIFO 缓冲器的数据接口电路的备选示例实 施例。 0014 图 3a 是分布式 FIFO 缓冲器的示意框图。 0015 图 3。
20、b 是分布式 FIFO 缓冲器的示意框图， 其中电平移位器在分布式 FIFO 缓冲器分 段之间。 0016 图 3c 是传统本地 FIFO 缓冲器的示意框图。 说 明 书 CN 103026349 A 5 3/13 页 6 0017 图 3d 是示出了分布式 FIFO 缓冲器实施例的不同数据路径的示意框图。 0018 图3e是示出了分布式FIFO缓冲器的多个区段能够连接在一起以形成完整分布式 FIFO 缓冲器的示意框图。 0019 图 3f 是示出了使用差分信令连接的分布式 FIFO 缓冲器分段的示意框图， 结果得 到低功耗和高数据速率。 0020 图 3g 示出了针对数据接口电路的输入块的部。
21、件的定时图。 0021 图 3h 是分布式 FIFO 缓冲器分段的示意框图， 其中每个分布式 FIFO 缓冲器分段具 有两个存储元件。 0022 图 3i 是示出了通过分布式缓冲器分段前进的数据进程的示意流程图。 0023 图 4a 是通过重排序缓冲器与处理器内核耦合的输出 FIFO 缓冲器的示意框图。 0024 图 4b 是具有写指针输入和读指针输出的示例重排序缓冲器示意图。 0025 图 4c 是示出了对写指针重排序以进行输出的示例重排序缓冲器示意图。 0026 图 4d 是具有 N 个入口端口和 N 个出口端口的重排序缓冲器的写和读的示意示例。 0027 图 4e 示出了数据接口电路的备。
22、选示例实施例， 其中数据接口电路具有经由重排 序缓冲器耦合到处理器内核的电平移位器和分布式 FIFO 缓冲器， 其中使用多路复用器可 绕过重排序缓冲器。 0028 图 5a 是具有码纠错和低功耗的输出缓冲器块的示意框图。 0029 图 5b 如图 5b 所示， 空间交换机可以是基于 Banyan 的交叉连接 N 级混洗交换机。 0030 图 5c 在第一空间交换机出现故障的情况下实现第二空间交换机。 0031 图 6 是在传输期间通过将并行数据输入转换为串行数据来实现具有低功耗的输 入块的示意框图。 0032 图 7a 是使用 N 乘 N 交叉连接的切换块的示例实施方式。 0033 图 7b 。
23、是 4 乘 4 交叉连接的示意， 示出了入口端口和出口端口。 0034 图 7c 是具有两个并发数据流的 4 乘 4 交叉连接的示意。 0035 图 8a 是具有混洗交换 (S/E) 网络的切换块的示例实施方式的示意。 0036 图 8b 是切换块的 S/E 网络实施方式的示例数据路径。 0037 图9是示出了根据本公开配置用于数据接口多路径路由的示例计算设备900的方 框图。 具体实施方式 0038 在以下详细说明中， 参考了作为详细说明的一部分的附图。 在附图中， 类似符号通 常表示类似部件， 除非上下文另行指明。 具体实施方式部分、 附图和权利要求书中记载的示 例性实施例并不是限制性的。。
24、在不脱离在此所呈现主题的精神或范围的情况下， 可以利用 其他实施例， 且可以进行其他改变。 容易理解， 在此一般性记载以及附图中图示的本公开的 各方案可以按照在此明确设想并构成本公开一部分的多种不同配置来设置、 替换、 组合和 设计。 0039 图 1 示出了数据接口电路 100 的示例实施例。示出的数据接口电路 100 包括数据 源 102、 输入块 104、 切换块 106、 输出块 108 和处理器块 110 的阵列。数据源 102 和输入块 104 通过数据路径 112 相耦合。输入块 104 和切换块 106 通过数据路径 114 相耦合。切换 说 明 书 CN 103026349 。
25、A 6 4/13 页 7 块 106 和输出块 108 通过数据路径 116 相耦合。输出块 108 和处理器块 110 通过数据路径 118 相耦合。可以将输入块 104、 切换块 106 和输出块 108 组合看作数据接口电路， 以经由 数据路径 112 接收来自数据源 102 的数据， 并经由数据路径 118 向相应处理器块提供数据。 注意， 数据路径 112、 114、 116 和 118 中每一单独路径 ( 示出为线段， 下文称作子路径 ) 可以 包含多个信号线路。这些线路可以是单端或差分电信号。 0040 在一实施例中， 处理器块 110 是数据汇 (sink)， 可以包括多核处理。
26、器的多个内核 或与多核处理器相对应的多个存储器块， 各自分别经由数据路径 118 从输出块 108 中的对 应输出接口块接收数据。在一个实施例中， 可以在单个集成电路或 FPGA 上实现数据接口电 路 100 的部件。在另一实施例中， 可以在多个集成电路或 FPGA 上实现数据接口电路 100 的 部件。 0041 输入块包含输入接口块， 输入接口块可以包括缓冲器块， 每个缓冲器块存储经由 输入路径 112 从数据源接收的输入数据。在一个实施例中， 可以将存储元件缓冲器实现为 FIFO。输入接口块的存储元件经由输出路径 114 向切换块 106 提供相应输出。在路径 112 上提供数据的数据源。
27、 112 可以是模数转换器 (ADC)。设置输入块 104 使得能够连接采样速 率大幅变化、 具有可变 ADC 输出电压的 ADC。此外， 该技术使得即使 ADC 的采样速率 (ADC 提 供数字输出的速率 ) 高于切换块 106 的操作速度， ADC 也能够向切换块 106 提供数据。 0042 类似地， 输出块 108 的输出接口中的临时存储元件使内核能够以不同时钟速度进 行操作。在示例实施例中， 可以将输出块 108 的每个输出接口实现为环形缓冲器。可以根 据希望的内核工作频率来选择输出缓冲器块的环形缓冲器的深度。以下参考图 4 来给出并 讨论环形缓冲器实施例。通常， 切换块 106 进。
28、行操作以将不同 ADC 通道 ( 数据源 102) 与输 出块 108 中的不同 ( 且希望的 ) 环形缓冲器相连， 由此与处理器块 110 中的处理器内核或 存储器位置 ( 一般而言， 数据目的地块 ) 相连。切换块 106 在路径 114 上接收来自输入块 104 的数据， 并可操作用于选择性地在输出路径 116 中的希望 / 需要路径上提供输出。为 了说明， 从输入块 102 中第一存储元件接收的数据可以被路由或提供在输出路径 116 中的 希望路径上， 以路由 / 提供到输出块 108 中的任一存储元件， 并因此路由 / 提供到处理器块 110 中的希望处理内核。类似地， 切换块 10。
29、6 可操作用于将数据路径 114 中任意路径上的 数据转发到数据路径 116 中的任意路径。切换块 106 在对数据路径 114 和 116 中的路径上 接收到的数据进行路由时的操作可以按照循环 (round-robin) 方式或加权公平 (weighted fair) 方式来设计。在一实施例中， 可以使用定点空间交换机或浮点空间交换机来实现切 换块 106。如图 5b 所示， 空间交换机可以是基于 Banyan 的交叉连接 (cross-bar)N 级混洗 交换机 (shuffleexchange)。在另一实施例中， 在第一空间交换机出现故障的情况下实现 第二空间交换机。图 5c 示出了这种。
30、实施方式的示例， 其中利用两个完全连接的空间交换机 106a 和 106b 将输入块 104 和输出块 108 相接。在一个实施例中， 在正常操作期间空间交换 机 106a 开启， 同时空间交换机 106b 关闭。然而， 如果空间交换机 106a 出现故障， 则空间交 换机 106b 开启以替代发生故障的空间交换机 106a。 0043 在一实施例中， 数据接口电路 100 包括多通道中断控制器 ( 未示出 )， 当输出缓冲 器块中的对应环形缓冲器具有新的数据可用时， 多通道中断控制器产生到处理器块 110 中 的一个对应内核的中断。数据接口电路 100 的一些实施例可以实现为不具有输出块 1。
31、08。 在这种实施例中， 可以直接将切换块 106 的输出提供给处理器块 110 的相应内核。 说 明 书 CN 103026349 A 7 5/13 页 8 0044 图 2 示出了数据接口电路 200 的备选示例实施例。如图所示， 数据接口电路 200 的输入接口块 104 包括与多个分布式输入先入先出缓冲器 DISTRIBUTED INPUT FIFO 1、 DISTRIBUTED INPUT FIFO 2、 .DISTRIBUTED INPUT FIFO n 相耦合的多个输入电平移 位器 LSI1、 LSI2、 .LSIn。类似地， 数据接口电路 200 的输出接口块 108 包括与多。
32、个分布 式输出先入先出 (FIFO) 缓冲器 DISTRIBUTED OUTPUTFIFO 1、 DISTRIBUTED OUTPUT FIFO 2、 .DISTRIBUTED OUTPUTFIFO n 相耦合， 并进一步与多个重排序缓冲器 RB1、 RB2、 .RBn 相耦合的多个输出电平移位器 LSO1、 LSO2、 .LSOn。接下来讨论如图 2 中数据接口电路实 施例 200 所示的电平移位器和缓冲器的功能。 0045 数据接口电路100和200可以容纳多种数据源(例如ADC输出电压)。 数据源102 典型地以可变数据速率提供数据， 例如 ADC 以不同采样速率进行操作以接收来自外部的。
33、模 拟输入并将模拟输入转换为适于微处理器处理的数字数据采样。 数字数据采样以每个数据 源特有的采样速率输出。 不同的数据源可以具有非常不同的采样速率并且本质上可能是突 发式的。此外， 不同数据源也可能具有不同的电压电平。 0046 将来自不同源的可变电压和频率的采样转换为适于多核处理器的频率和电压。 如图 2 所示， 数据接口电路 200 包含电平移位器或电压电平转译器。电平移位器 LSO1、 LSO2、 .LSOn 耦合到每个数据源 102 的输出。 0047 数据源典型地提供不同的可变电压和数据速率的数据。在示例操作中， ADC 以 3.3 伏电压和 10MHz 频率来输出数字数据采样。电。
34、平移位器将数字数据采样的电压转换到 0V-1V 之间以便与空间切换块的电压相匹配。切换块 106 以针对最小功耗优化的电压进行 操作。 电压在0V到1V之间的数字数据在对应分布式输入FIFO中排队。 通过设置在与分布 式FIFO相邻位置处的电压电平移位器来实现从ADC输出电压到适于分布式输入FIFO 300a 的电平的电压转换。电压电平移位器 (LS) 可以占据输入线路中的多个位置。在图 2 的实 施例中， 将 LS 表示为设置在分布式 FIFO 之前。如果 ADC 输出电压较低， 可以将分布式 FIFO 设置在可变数据源 102 和电平移位器之间。在这种情况下， 将电平移位器设置为与空间交 。
35、换机 106 相邻。 0048 在一实施例中， FIFO缓冲器用于转换数字数据采样速率。 这些FIFO缓冲器可以是 分布式 FIFO 缓冲器， 与传统本地 FIFO 缓冲器相比较具有节能的优点。图 3a 是分布式 FIFO 缓冲器 302a 的示意框图， 分布式 FIFO 缓冲器 302a 从电平移位器 304a 接收输入并向空间 切换块提供输出。在一实施例中， 如图 1 和 2 中的数据接口电路 100 和 200 分别所示， 空间 切换块可以是切换块 106。分布式 FIFO 缓冲器 302a 具有沿互连 306a 分布的存储元件。在 示例实施例中， 存储元件可以是寄存器。图 3b 是示出。
36、了分布式 FIFO 缓冲器 302b 的示意框 图， 其中电平移位器 304b 位于分布式 FIFO 缓冲器的部件 308b 之间。在该实施例中， 电平 移位器 304b 和 ADC 输出之间的 FIFO 缓冲器可以按照与 ADC 输出电压相同的电压电平进行 操作， 电平移位器 304b 和空间切换块之间的 FIFO 缓冲器可以按照与切换块电压相同的电 压电平进行操作。 0049 作为比较， 图 3c 是传统集中式 FIFO 缓冲器 302c 的示意框图， 集中式 FIFO 缓冲器 302c 从电平移位器 304b 接收输入并向空间切换块提供输出。集中式 FIFO 缓冲器 302c 具 有集中。
37、在一起且耦合到互连 306c 的存储元件 308c。 0050 分布式FIFO缓冲器相对于集中式FIFO缓冲器的节能涉及电源电压和线路电容分 说 明 书 CN 103026349 A 8 6/13 页 9 布方面的不同。对于集中式 FIFO 缓冲器， 可以将单个互连上传输 N 个字所需的能量表示 为 ： 0051 EC E1MN (1) 0052 其中， M 是要传输的数据采样的数目， E1是在互连上传输一个采样所需的能量， E1 被表示为 ： 0053 0054 Cline是互连的电容， Vdd1是电源电压电平。 0055 另一方面， 对于分布式 FIFO 缓冲器， 可以将单个互连上传输 N。
38、 个字所需的能量表 示为 ： 0056 0057 因此， 可以将分布式 FIFO 缓冲器所需的能量与集中式 FIFO 缓冲器所需的能量之 比表示为 ： 0058 0059 由于分布式存储元件之间的互连段长度短于集中式 FIFO 缓冲器的互连长度， Vdd2 小于Vdd1。 该因素连同线路电容的分布因素导致与传统集中式FIFO缓冲器相比分布式FIFO 缓冲器的功耗降低。 0060 对于以下讨论， 一般地参考在图1的数据接口电路100中实现图3a的分布式FIFO 的实施例。分布式 FIFO 的功率效率在于通过多个短跳从数据源 302a 向切换块 106 传输数 据字的能力。在多个较小 FIFO 缓。
39、冲器 308a 之间传输数据字。每个较小的分布式 FIFO 缓 冲器元件之间的电容是数据源 102 和切换块 106 之间的电容的一部分。数据源 102 能够与 电平移位器 304a 之间相互传输数据， 出现多个路径。来自电平移位器 304a 的输出可以写 在分布式 FIFO 缓冲器 308a 中的多个地址处。 0061 图 3d 是示出了分布式 FIFO 缓冲器实施例的不同数据路径的示意框图。具体地， 图 3d 示出了通往分布式 FIFO 缓冲器中不同位置的两个数据路径。在一实施例中， 当写入 两个字时， 将最上部的字从 W1 传输到 W2。这涉及当写入分布式 FIFO 缓冲器的第一区段 (。
40、section) 时对第一分段 (segment) 电容进行充电， 当写入到分布式 FIFO 缓冲器的第二区 段时对第一分段电容和第二分段电容进行充电。图 3e 是示出了分布式 FIFO 缓冲器的多个 区段如何连接到一起以形成完整的分布式 FIFO 缓冲器的示意图。如图所示， 分布式 FIFO 缓冲器的不同区段各自具有多个位置且允许多个数据路径。 0062 对数据源 102 可以用来对分布式 FIFO 缓冲器进行写入的 M 个并行路径， 可以将传 输能量表示为 ： 0063 0064 其中 pi表示特定数据路径 i 上进行数据传输的概率， Cs表示相应分段的电容， VDD 说 明 书 CN 1。
41、03026349 A 9 7/13 页 10 表示来自数据源 102 的电源电压。如上所述， 相对于传统 FIFO 缓冲器， 分布式 FIFO 缓冲器 308d 的实施例可以具有功率减小的优点。 0065 功率减小是例如电容和电源电压减小等多种因素的结果。首先， 由于在分布式 FIFO 缓冲器 308d 之前设置电平移位器 304d， 写入输入数据字的电压可以低于数据源 102 的输出电压。第二， 由于在分布式 FIFO 缓冲器 308d 的分段之间数据字以跳 (hop) 行进， 整 体线路电容减小了因子 C/N， 其中 N 表示分布式 FIFO 缓冲器 308d 中的分离缓冲器元件的 数目。。
42、较低的电容将单个跳传输数据所需的能量降低了因子 N。第三， 分布式 FIFO 缓冲器 308d 的每个分段之间的低差分电压数据传输元件可以是单端的， 由此进一步减小了功耗。 图 3f 是示出了使用差分信令相连的分布式 FIFO 缓冲器的分段的示意框图， 结果减小了功 耗并提高了数据速率。 在该实施例中， 分段之间的接口还可以是并行差分配置， 由此增大了 串行差分接口上的数据速率。 0066 在真实场景下， 写入分布式 FIFO 缓冲器的第一区段的概率可以大于写入分布式 FIFO 缓冲器的第二区段的概率， 以此类推。在示例实施例中， p1 0.8， p2 0.1， p3 0.04 且 p4 0.。
43、01。在这种情况下， 如果要写入分段 2、 3 和 4， 则需要对这些分段充电所需的附 加电容， 在当前信号中会出现尖峰信号形式的附加能量开销。 0067 为了进一步讨论分布式 FIFO 缓冲器的减小能量开销， 提供了数学推导将传统 FIFO 缓冲器的能量开销与实现为向空间交换机提供输出的多跳网络的分布式 FIFO 缓冲器 的能量开销进行比较。传统 FIFO 缓冲器的能量开销可以表示为 ： 0068 0069 其中， N 表示要写入的字的数目， CL表示整个线路电容 ( 包括 N 个分段 )， CS表示 各个分段的电容， VDD表示信号电压电平。 0070 为了计算根据本申请实施例的分布式 F。
44、IFO 缓冲器的能量开销， 假定写入单个字 所需的能量包括两个分量。第一分量是写入分布式 FIFO 缓冲器所需的能量， 第二分量是将 数据字传输到分布式 FIFO 缓冲器的远端所需的能量。因此， 可以将分布式 FIFO 缓冲器的 能量开销表示为 ： 0071 (7) 0072 0073 其中， N 表示要写入的字的数目， CL表示线路电容， VDD2表示信号电压电平， k 表示 向分布式 FIFO 缓冲器馈送数据的第 k 可变速率数据源。针对其中每个分段同等概率地传 输字的均匀传输概率分布， 每个分段传输总共 N 个字中的一个字的概率是因此， 本申请的分布式 FIFO 缓冲器和传统 FIFO 。
45、缓冲器之间的能量开销比可以表示为 ： 0074 说 明 书 CN 103026349 A 10 8/13 页 11 0075 0076 其中， k 是可变数据速率源的数目， 因子 (N-k)*CL是所包括的分段的电容。由于当 写入缓冲器中进行充电或放电所需的较低电容， VDD2可以被定义为 (1-) VDD。变量 是 相对于普通 FIFO 添加分布式 FIFO 时考虑到电源电压降低的因子。 0077 在电容项主导能量开销比的分子的情况下， 写入分布式 FIFO 所需的能量比传输 数据所需的能量低因子 B， 其中 B 0.5。因此， 等式 8 可以进一步简化为 ： 0078 0079 于是， 从。
46、第一项的分子和分母中抵消 VDD2， 可以得到 ： 0080 0081 0082 在分布式 FIFO 分段数目 N 较大的情况下， 0.9， 因此， 能量开销比近似为 0.81x 0.5x 1.50.6。 换句话说， 使用分段数目较大的分布式FIFO缓冲器， 能够实现40 的能量开销减小。总之， 对于均匀传输概率分布， 与具有单个较长传输线路的传统 FIFO 缓 冲器相比较， 在缓冲器之间具有线路分段的分布式 FIFO 缓冲器需要较少功率来传输数据。 0083 在一实施例中， 分布式输入 FIFO 缓冲器将可变频率 ( 例如 8MHz) 的数字数据采样 转换为固定频率的数字采样。固定频率可以是。
47、 25MHz 的频率。固定频率可以是与空间切换 块兼容的频率。空间切换块将第 iADC 通道导向第 j 内核。空间切换块可以支持多个独立 通道。例如， 空间切换块可以从 8 个 ADC 接收输入， 将 8 个输入同时转发到相应内核。为了 进一步减小能量开销， 在缓冲器之间的线路分段之间传输的数据可以基于 Gray 编码或比 特反转编码。因此， 在另一实施例中， 可以使用低功率 Gray 编码编码器和解码器将分布式 FIFO 分段连接到电平移位器。 0084 图 3g 示出了针对图 1 和 2 的输入块 104 的部件的定时图 330。定时图 330 示出 了 ： ADC 写时钟 332， 确定。
48、了将数据写入分布式输入 FIFO 缓冲器的速率 ； 对应 ADC 输出数据 334信号， 指示了写入到分布式输入FIFO缓冲器的数据 ； 对应分布式输入FIFO读时钟336， 与交换机 106 的切换时钟相匹配 ； 以及交换机读时钟 338， 指示了交换机 106 从分布式输入 FIFO 缓冲器读取数据。 说 明 书 CN 103026349 A 11 9/13 页 12 0085 如图 1 和 2 所示， 将空间切换块的每个输出 (25MHz 频率且 0-1V 之间电压的数字 数据采样 ) 馈送到分布式输出 FIFO 缓冲器。由于多核处理器的每个内核以不同频率进行 操作， 分布式输出 FIF。
49、O 缓冲器将固定频率的数字数据采样转换为与多核处理器的对应内 核相兼容的频率。 0086 图 3h 是分布式 FIFO 缓冲器分段 340、 342 和 344 的示意框图， 每个缓冲器分段具 有两个存储元件并通过互连总线 346 互连。在该实施例中， 每个分段具有三比特标识符， 第 一比特表示分段号， 第二和第三比特表示分段中的位置。图 3i 是示出了当数据通过分布式 缓冲器分段 ( 针对两个存储元件中的每一个 ) 前进到切换块 106 的进程的示意流程图。如 图所示， 一旦缓冲器分段为满， 则将数据传输到下一分段。 0087 注意到， 每个内核自身以不同频率运行， 并且不同内核以不同频率运行， 这是因为 通过动态电压和频率缩放 (DVFS) 控制器将每个内核调节为以特定电压和频率操作。此外， 将分布式输出 FIFO 缓冲器输出的数字数据采样馈送到电平移位器。。