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1、(10)申请公布号 CN 104168079 A (43)申请公布日 2014.11.26 CN 104168079 A (21)申请号 201410445084.X (22)申请日 2014.09.03 H04J 3/06(2006.01) (71)申请人 成都朗锐芯科技发展有限公司 地址 610041 四川省成都市高新区吉泰五路 118 号 3 栋 21 层 1 号 (72)发明人 胡强 刘雁行 许鹏 (74)专利代理机构 四川力久律师事务所 51221 代理人 林辉轮 王芸 (54) 发明名称 一种多通道分组定时器 (57) 摘要 本发明涉及网络通讯定时领域， 具体涉及一 种多通道分组定。
2、时器。 包括读写控制模块、 用于储 存定时计数数据的存储模块、 用于存储定时配置 数据并判断定时计数数据是否到达定时配置数据 的定时判断模块和用于将定时计数数据加一或清 零的累加模块 ； 本发明采用具有相同通道数的几 组存储器作为定时器， 每个存储器中的各个通道 具用相同的定时时间， 不同存储器具有各自不同 的定时时间， 定时由读写控制模块对存储模块的 周期读写实现， 不需要计数器， 每组定时器的定时 到达时间一致， 定时到达判断简单、 实用。 (51)Int.Cl. 权利要求书 1 页 说明书 4 页 附图 1 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书1页 。
3、说明书4页 附图1页 (10)申请公布号 CN 104168079 A CN 104168079 A 1/1 页 2 1. 一种多通道分组定时器， 其特征在于， 包括读写控制模块、 存储模块、 定时判断模块 和累加模块， 其中， 所述读写控制模块与所述存储模块连接， 所述存储模块与所述定时判断 模块连接， 所述定时判断模块与所述累加模块连接， 所述累加模块与所述读写控制模块连 接， 所述定时判断模块还包括定时输出端口 ； 所述存储模块用于储存定时计数数据 ； 所述读写控制模块用于控制所述存储模块定时 计数数据的读写 ； 所述定时判断模块用于存储定时配置数据， 并判断定时计数数据是否到 达定时配。
4、置数据， 所述定时判断输出端口用于在定时计数数据达到定时配置数据时输出定 时信号 ； 所述累加模块用于将定时计数数据加一或清零。 2. 根据权利要求 1 所述的多通道分组定时器， 其特征在于， 所述存储模块包含一个以 上的寄存器， 每个寄存器为一个定时通道， 每个定时通道内存储有相应通道的定时计数数 据。 3. 根据权利要求 2 所述的多通道分组定时器， 其特征在于， 所述存储模块包含 1024 个 寄存器， 每个寄存器为一个定时通道， 每个定时通道内存储有相应通道的定时计数数据。 4.根据权利要求2或3所述的多通道分组定时器， 其特征在于， 所述定时器包括一个以 上的存储模块， 所述存储模块。
5、包含相同数量的寄存器， 每个存储模块各自对应一个定时判 断模块和一个累加模块， 不同存储模块各自对应的定时判断模块中存储的定时配置数据不 同。 5. 根据权利要求 4 所述的多通道分组定时器， 其特征在于所述定时器包括五个包含相 同通道的存储模块， 每个存储模块对应一个定时判断模块和一个累加模块。 6. 根据权利要求 5 所述的多通道分组定时器， 其特征在于， 所述定时计数数据初始值 为零。 权 利 要 求 书 CN 104168079 A 2 1/4 页 3 一种多通道分组定时器 技术领域 0001 本发明涉及网络通讯定时领域， 具体涉及一种多通道分组定时器。 背景技术 0002 在通讯领域。
6、， 经常需要大量定时器完成多信道超时告警。比如对多通道接收报文 进行超时统计， 如果报文在指定的定时周期内没有收到， 就要发出接收超时告警 ； 针对同一 通道接收超时可能有几种， 如超时3.3ms， 发出告警1， 超时10ms， 发出告警2， 超时100ms， 发 出告警 3 等， 不同级别超时告警输出不同的告警脉冲， 并进行对应级别的告警处理。通信系 统中有时需要定时的通道数达数百个， 定时周期级别大多只有几种。如果用计数器方法来 实现多通道多周期定时器， 需要消耗大量的逻辑资源。 发明内容 0003 为解决以上问题， 采用较少的资源同时为几百上千个通道提供多层次报警， 本发 明提供一种多通。
7、道分组定时器， 包括读写控制模块、 存储模块、 定时判断模块和累加模块， 其中， 所述读写控制模块与所述存储模块连接， 所述存储模块与所述定时判断模块连接， 所 述定时判断模块与所述累加模块连接， 所述累加模块与所述读写控制模块连接， 所述定时 判断模块还包括定时输出端口。 0004 所述读写控制模块用于控制所述存储模块定时计数数据的读写 ； 所述存储模块用 于储存定时计数数据 ； 所述定时判断模块用于存储定时配置数据， 并判断定时计数数据是 否到达定时配置数据， 所述定时判断输出端口用于在定时计数数据达到定时配置数据时输 出定时信号 ； 所述累加模块用于将定时计数数据加一或清零。 0005 。
8、进一步的， 所述存储模块包含一个以上的寄存器， 每个寄存器为一个定时通道， 每 个定时通道内存储有相应通道的定时计数数据。 读写控制模块对存储模块中包含的一个以 上的定时通道从第 1 定时通道到第 n 定时通道依次读写一次， 并循环进行， 即定时开始后， 读写控制模块先对第 1 定时通道中的定时计数数据进行第一次读写， 然后对第 2 定时通道 中的定时计数数据进行第一次读写， 一直到对第 n 定时通道进行第一次读写后， 重新对第 1 定时通道进行第二次读写， 依次循环进行。 0006 在某些实施例中， 所述存储模块包含 1024 个寄存器， 每个寄存器为一个定时通 道， 每个定时通道内存储有相。
9、应通道的定时计数数据。读写模块对每个存储模块中均包含 的 1024 个定时通道依次进行读写一次， 并循环进行。 0007 进一步的， 所述定时器包括一个以上的存储模块， 所述存储模块均包含相同数量 的寄存器， 每个存储模块各自对应一个定时判断模块和一个累加模块， 不同存储模块各自 对应的定时判断模块中存储的定时配置数据不同。 读写控制模块同时对一个以上包含相同 定时通道数量的存储模块进行读取， 并将读取出的数据与各存储模块对应的定时判断模块 存储的定时配置数据进行比较。 0008 在某些实施例中所述定时器包括五个相同的存储模块， 每个存储模块对应一个定 说 明 书 CN 104168079 A。
10、 3 2/4 页 4 时判断模块和一个累加模块。读写模块同时对五个包含相同寄存器数量的存储模块进行 读取， 并将读取出的数据与各个存储模块对应的定时判断模块存储的定时配置数据进行比 较。 0009 定时开始后， 读写控制模块同时从各个存储模块中的第一定时通道开始读取其中 的定时计数数据， 并将读出的定时计数数据与各个存储模块对应的定时判断模块中的定时 配置数据进行比较， 如果未达到定时配置数据， 则由各个存储模块各自对应的累加模块对 定时计数数据进行加一处理， 然后通过读写控制模块写回各个存储模块的第一定时通道取 代原定时计数数据。随后读写控制模块对各个存储模块中第二定时通道至第 n(n 1)。
11、 定 时通道中的定时计数数据依次进行一次读取比较， 完成后从第一定时通道开始重新循环读 取。 0010 读写控制模块从第一定时通道到第 n(n 1) 定时通道依次读取完一次为一个定 时步长， 读写控制模块对一个定时通道读写一次包括读、 改、 写三个步骤， 共需要三个时钟 周期， 因此一个定时步长 = 读写控制模块的时钟周期 *3* 存储模块包含的定时通道数 n。 0011 各个存储模块具有相同数量的定时通道， 因此具有相同的定时步长， 根据需要在 定时判断模块设定不同的定时配置数据， 定时判断模块中存储的定时配置数据 = 所需定时 时间 / 定时步长。 0012 各个存储模块中的对应的定时通道。
12、为同一通信信道提供定时。 0013 存储模块中各通道存储的定时计数数据达到相应定时判断模块中的定时配置数 据时， 相应定时判断模块对相应通道输出定时信号， 同时相应累加模块将该通道的定时计 数数据归零， 该存储模块中相应定时通道重新开始。 0014 与现有技术相比， 本发明的有益效果 ： 本发明适用于通信领域定时通道多且同一 通道具有不同定时时间需求的情况， 采用具有相同通道数的几组存储器作为定时器， 每个 存储器中的各个通道具用相同的定时时间， 不同存储器具有各自不同的定时时间， 定时由 读写控制模块对存储模块的周期读写实现， 不需要计数器， 每组定时器的定时到达时间一 致， 定时到达判断简。
13、单、 实用。 0015 附图说明 ： 图 1 为本发明的原理框图。 具体实施方式 0016 下面结合附图 1 就实施例及具体实施方式对本发明作进一步的详细描述。但不应 将此理解为本发明上述主题的范围仅限于以下的实施例， 凡基于本发明内容所实现的技术 均属于本发明的范围。 0017 实施例 1 本实施例采用型号为5CEFA4F23C8N的FPGA,提供一种多通道分组定时器包括， 包括读 写控制模块 （由 FPGA 逻辑控制实现） 、 存储模块 （由 FPGA 中 RAM 块实现） 、 定时判断模块 （由 FPGA 逻辑控制实现） 和累加模块 （由 FPGA 逻辑控制实现） ， 其中， 所述读写控。
14、制模块与所述 存储模块连接， 所述存储模块与所述定时判断模块连接， 所述定时判断模块与所述累加模 块连接， 所述累加模块与所述读写控制模块连接， 所述定时判断模块还包括定时输出端口。 0018 所述读写控制模块用于控制所述存储模块定时计数数据的读写 ； 所述存储模块用 说 明 书 CN 104168079 A 4 3/4 页 5 于储存定时计数数据 ； 所述定时判断模块用于存储定时配置数据， 并判断定时计数数据是 否到达定时配置数据， 所述定时判断输出端口用于在定时计数数据达到定时配置数据时输 出定时信号 ； 所述累加模块用于将定时计数数据加一或清零。 0019 本实施例包括五个存储模块， 每。
15、个存储模块中包含有 1024 个寄存器， 每个寄存器 为一个定时通道， 存放对应通道的定时计数数据， 定时计数数据的初始值为 0 ； 每个存储模 块各自对应一个定时判断模块和一个累加模块 ； 第一存储模块连接第一定时判断模块， 第 一定时判断模块连接第一累加模块 ； 第二存储模块连接第二定时判断模块， 第二定时判断 模块连接第二累加模块 ； 第三存储模块连接第三定时判断模块， 第三定时判断模块连接第 三累加模块 ； 第四存储模块连接第四定时判断模块， 第四定时判断模块连接第四累加模块 ； 第五存储模块连接第五定时判断模块， 第五定时判断模块连接第五累加模块。 0020 第一定时判断模块、 第二。
16、定时判断模块、 第三定时判断模块、 第四定时判断模块、 第五定时判断模块中存储的定时配置数据各不相同。 0021 工作时， 读写控制模块接收到定时开始命令， 同时从五个存储模块中的第一定时 通道开始读取其中的定时计数数据， 并将读出的定时计数数据与各个存储模块对应的定时 判断模块中的定时配置数据进行比较， 如果未达到定时配置数据， 则由各个存储模块各自 对应的累加模块进行加一处理， 然后通过读写控制模块写回各个存储模块的第一定时通道 取代原定时计数数据。随后读写控制模块对五个存储模块中第二定时通道至第 1024 定时 通道中的定时计数数据依次进行一次读写比较， 完成后从第一定时通道开始重新循环。
17、读 取。 0022 读写控制模块从第一定时通道到第 1024 定时通道依次读取完一次为一个定时步 长， 读写控制模块对单定时通道一次读、 改、 写需要三个时钟周期， 因此一个定时步长 = 读 写控制模块的时钟周期 *3* 存储模块包含的定时通道数， 本实施例采用时钟 100MHZ， 每个 存储模块拥有 1024 个定时通道， 则定时步长 =0.00000001*3*1024=0.03072ms。 0023 第一存储模块欲实现 3.3ms 的定时， 则第一定时判断模块中存储的定时配置数据 =3.3ms/0.03072ms 107, 转换为二进制为 1101011。 0024 第二存储模块欲实现 。
18、10ms 的定时， 第二定时判断模块中存储的定时配置数据 = 1000ms/0.03072ms 268, 转换为二进制为 100001100 第三存储模块欲实现 100ms 的定时， 第三定时判断模块中存储的定时配置数据 = 1000ms/0.03072ms 2688, 转换为二进制为 101010000000。 0025 第四存储模块欲实现 1000ms 的定时， 第四定时判断模块中存储的定时配置数据 = 1000ms/0.03072ms 26881, 转换为二进制为 110100100000001。 0026 第五存储模块欲实现 60000ms 的定时， 第五定时判断模块中存储的定时配置数。
19、据 = 60000ms/0.03072ms 1953125， 转换为二进制为 111011100110101100101。 0027 当第一存储模块中各通道存储的定时计数数据达到 107 时， 则第一定时判断模块 对相应通道输出定时信号， 同时第一累加模块将相应通道的定时计数数据归零， 第一存储 模块中相应通道定时重新开始。 0028 当第二存储模块中各通道存储的定时计数数据达到 268 时， 则第二定时判断模块 对相应通道输出定时信号， 同时第二累加模块将相应通道的定时计数数据归零， 第二存储 模块中相应通道定时重新开始。 说 明 书 CN 104168079 A 5 4/4 页 6 002。
20、9 当第三存储模块中各通道存储的定时计数数据达到 2688 时， 则第二定时判断模 块对相应通道输出定时信号， 同时第三累加模块将相应通道的定时计数数据归零， 第三存 储模块中相应通道定时重新开始。 0030 当第四存储模块中各通道存储的定时计数数据达到 26881 时， 则第四定时判断模 块对相应通道输出定时信号， 同时第四累加模块将相应通道的定时计数数据归零， 第四存 储模块中相应通道定时重新开始。 0031 当第五存储模块中各通道存储的定时计数数据达到 1953125 时， 则第五定时判断 模块对相应通道输出定时信号， 同时第五累加模块将相应通道的定时计数数据归零， 第五 存储模块中相应。
21、通道定时重新开始。 0032 五个存储模块中的对应的定时通道为同一通信信道提供定时。即， 第一存储模块 中的第 n(1 n 1024) 定时通道、 第二存储模块中的第 n(1 n 1024) 定时通道、 第三 存储模块中的第n(1n1024)定时通道、 第四存储模块中的第n(1n1024)定时通 道、 第五存储模块中的第 n(1 n 1024) 定时通道分别同时为同一通信信道提供 3.3ms、 10 ms、 100 ms、 1000ms、 60000ms等不同的5个级别的定时， 其中第一存储模块为各个通信信 道每 3.3ms 发出一次定时信号， 第二存储模块为各个信道每 10ms 发出一次定时。
22、信号， 第三 存储模块为各个信道每 100ms 发出一次定时信号， 第四存储模块为各个通信信道每 1000ms 发出一次定时信号， 第五存储模块为各个通信信道每 60000ms 发出一次定时信号。 0033 本实施例可实现同时为1024个通信信道进行定时控制， 每个信道可设置5个不同 级别的 （时间不同的） 定时。 0034 实施例 2 某些实施例中定时器包含3个存储模块， 每个存储模块中包含512个寄存器， 每个寄存 器为一个定时通道。可实现同时为 512 个通信信道进行定时控制， 每个通道可设置 3 个不 同级别的 （时间不同的） 定时， 定时步长 = 读写控制模块的时钟周期 *3*512。 0035 实施例 3 某些实施例定时器中包含 10 个存储模块， 每个存储模块中包含 256 个寄存器， 每个寄 存器为一个定时通道， 可实现同时对 256 个通信信道进行定时控制， 每个通信信道可设置 10 个不同级别的 （时间不同的） 定时， 定时步长 = 读写控制模块的时钟周期 *3*256。 说 明 书 CN 104168079 A 6 1/1 页 7 图 1 说 明 书 附 图 CN 104168079 A 7 。