制造超结半导体器件和半导体器件.pdf

一种超结半导体器件，包括具有第一表面和平行的第二表面的半导体部分。至少在单元区域中形成第一导电类型的掺杂层。相反的第二导电类型的柱状第一超结区在垂直于第一表面的方向上延伸。第一导电类型的柱状第二超结区使第一超结区彼此分离。第一和第二超结区在第一表面和掺杂层之间形成超结结构。在第一超结区和第二表面之间的距离不超过30μm。额定用于低于1000V的反向击穿电压的低压器件的导通状态或正向电阻可以通过超结结构的电阻来定义。

权利要求书1.  一种超结半导体器件，包括：半导体部分，所述半导体部分具有第一表面和平行于所述第一表面的第二表面，并且包括：至少在单元区域中形成的第一导电类型的掺杂层；以及相反的第二导电类型的柱状第一超结区，在垂直于所述第一表面的方向上延伸并且被所述第一导电类型的柱状第二超结区所分离，所述第一超结区和所述第二超结区在所述第一表面和所述掺杂层之间形成超结结构，其中在所述第一超结区和所述第二表面之间的距离不超过30μm。2.  根据权利要求1所述的超结半导体器件，其中，在所述第一表面和所述第二表面之间的所述半导体部分的厚度至多为100μm。3.  根据权利要求1所述的超结半导体器件，进一步包括与所述第一表面直接邻接的第一电极结构以及与所述第二表面直接邻接的第二电极结构，所述第一电极结构具有第一厚度，并且所述第二电极结构具有第二厚度，其中，所述第一厚度和所述第二厚度的总和是在所述第一表面和所述第二表面之间的所述半导体部分的厚度的至少20%。4.  根据权利要求1所述的超结半导体器件，进一步包括所述第二导电类型的反掺杂岛，所述反掺杂岛与所述第二表面直接邻接并且被所述掺杂层的部分所分离。5.  根据权利要求4所述的超结半导体器件，其中，所述反掺杂岛与所述第一超结区对准并且所述反掺杂岛不存在于包围所述单元区域的边缘区域中。6.  根据权利要求1所述的超结半导体器件，进一步包括：辅助结构，所述辅助结构在所述第一表面和朝向所述第二表面的所述超结结构的掩埋边缘之间的部分内形成，所述辅助结构由与形成所述衬底部分的第一单晶半导体材料不同的外来材料所提供；以及应力消除部分，其中，在形成所述半导体部分的单晶的晶格中以第二半导体材料的原子替代所述第一半导体材料的原子。7.  根据权利要求6所述的超结半导体器件，其中，所述应力消除部分与所述第一超结区和/或所述第二超结区的部分重叠。8.  根据权利要求1所述的超结半导体器件，进一步包括在所述超结结构和所述掺杂层之间的多孔层。9.  根据权利要求8所述的超结半导体器件，其中，所述多孔层被形成为与所述掺杂层直接邻接。10.  根据权利要求1所述的超结半导体器件，其中，所述掺杂层与所述第二表面直接邻接，并且所述掺杂层通过固相外延来形成。11.  根据权利要求1所述的超结半导体器件，进一步包括场截止结构，所述场截止结构具有所述第一导电类型，与所述掺杂层直接邻接并且具有为所述掺杂层中的最大杂质浓度的至多10%的平均杂质浓度。12.  根据权利要求1所述的超结半导体器件，其中，所述场截止结构包括在所述第一超结区的垂直投影中的反掺杂部分。13.  根据权利要求1所述的超结半导体器件，其中，所述超结半导体器件是绝缘栅场效应晶体管，并且所述掺杂层对应于漏极层且与所述第二表面直接邻接。14.  一种制造超结半导体器件的方法，所述方法包括：在具有加工表面的半导体衬底中形成相反导电类型的柱状第一超结区和柱状第二超结区，所述第一超结区和所述第二超结区在垂直于所述加工表面的方向上延伸并且形成超结结构；从所述加工表面减薄所述半导体衬底以从所述半导体衬底获得单晶半导体部分，所述单晶半导体部分具有第一表面和平行于所述第一表面的第二表面，使得在具有所述第二导电类型的所述第一超结区和所述第二表面之间的距离不超过30μm；以及将第一导电类型的杂质引入所述第二表面，以至少在单元区域中在所述超结结构和所述第二表面之间形成掺杂层。15.  根据权利要求14所述的方法，其中所述引入通过使用注入物来执行，所述注入物具有非晶化所述半导体部分的与所述第二表面直接邻接的部分的注入物剂量；并且以在300和500摄氏度之间的温度来使经非晶化部分回火，以控制 形成所述掺杂层的固相外延。16.  根据权利要求14所述的方法，进一步包括使用激光熔化工艺来使所述掺杂层退火。17.  根据权利要求14所述的方法，其中，所述减薄包括湿法蚀刻工艺，所述湿法蚀刻工艺被控制为在由所述超结结构形成的耗尽区的耗尽区边界处截止。18.  根据权利要求17所述的方法，进一步包括通过从所述第二表面将所述第一导电类型的杂质注入到所述超结结构的与所述掺杂层邻接的部分中来提供场截止结构，其中所述第一超结区的朝向所述第二表面的部分被反掺杂。19.  根据权利要求14所述的方法，其中所述减薄包括湿法蚀刻工艺，所述湿法蚀刻工艺被控制为在由pn结所形成的耗尽区处截止，所述pn结由在所述超结结构和所述加工表面之间形成的所述第一导电类型的层所限定。20.  根据权利要求14所述的方法，其中在所述第一表面和所述第二表面之间的所述衬底部分的厚度至多为100μm。21.  根据权利要求14所述的方法，进一步包括形成所述第二导电类型的反掺杂岛，所述反掺杂岛与所述第二表面直接邻接并且被所述掺杂层的部分所分离。22.  根据权利要求21所述的方法，其中所述反掺杂岛被形成为与所述第一超结区对准，并且不形成在包围所述单元区域的边缘区域中。23.  根据权利要求21所述的方法，进一步包括：将所述第一导电类型的杂质注入到具有所述第二导电类型的基部衬底的加工表面中；通过外延在所述加工表面上生长外延层，以从所述基部衬底和所述外延层形成所述半导体衬底，其中所述反掺杂岛通过从所述基部衬底向所述外延层中扩散p型杂质来形成，并且在减薄所述半导体衬底期间至少部分地去除所述基部层。24.  根据权利要求14所述的方法，进一步包括：在所述第一表面和朝向所述第二表面的所述超结结构的掩埋边缘 之间的部分内提供辅助结构；以及在所述半导体部分中提供应力消除部分，其中，在形成所述半导体部分的单晶的晶格中以第二半导体材料的原子替代第一半导体材料的原子。25.  根据权利要求24所述的方法，其中，所述应力消除部分与所述第一超结区和/或所述第二超结区的部分重叠。26.  根据权利要求14所述的方法，进一步包括在所述超结结构和所述漏极层之间提供多孔层。27.  根据权利要求26所述的方法，其中，减薄所述半导体衬底包括使用流体束来沿着所述多孔层分离所述半导体衬底。28.  根据权利要求14所述的方法，进一步包括：形成场截止结构，所述场截止结构具有所述第一导电类型，与所述掺杂层直接邻接并且具有为所述掺杂层中的最大杂质浓度的至多10%的平均杂质浓度。29.  根据权利要求14所述的方法，其中，所述超结半导体器件是绝缘栅场效应晶体管，并且所述掺杂层对应于漏极层并且与所述第二表面直接邻接。

说明书制造超结半导体器件和半导体器件
背景技术
超结半导体器件的漂移层包括由n型掺杂列分离的p型掺杂列。在n型掺杂列中的高杂质浓度保证了半导体器件的低的导通状态或正向电阻。在反向模式中，耗尽区在横向方向上在p型掺杂和n型掺杂的列之间延伸，使得纵使有在n型掺杂的列中的高杂质浓度也可以实现高反向击穿电压。超结半导体器件通常被设计用于高电压应用，其中漂移层中的电阻占导通状态或正向电阻主要部分。提供改进的超结半导体器件是合意的。
发明内容
根据实施例，一种超结半导体器件，包括：具有第一表面和平行于第一表面的第二表面的半导体部分。至少在单元区域形成第一导电类型的掺杂层。相反的第二导电类型的柱状第一超结区在垂直于第一表面的方向上延伸。第一导电类型的柱状第二超结区使第一超结区彼此分离。第一超结区和第二超结区在第一表面和掺杂层之间形成超结结构。第一超结区和第二表面之间的距离不超过30μm。
另一实施例涉及一种制造超结半导体器件的方法。相反导电类型的柱状第一超结区和第二超结区在半导体衬底中形成。第一超结区和第二超结区在垂直于半导体衬底的加工表面的方向上延伸并且形成超结结构。半导体衬底从加工表面开始被减薄，以获得具有第一表面和第二表面的单晶半导体部分。第二表面从加工表面获得，并且平行于第一表面。具有第二导电类型和第二表面的第一超结区之间的距离不超过30μm。第一导电类型的杂质被引入到第二表面，以形成至少在单元区域中在超结结构和第二表面之间的掺杂层。
本领域的技术人员通过阅读以下的具体实施方式和查看附图时将 认识到附加的特征和优点。
附图说明
附图被包括进来以提供对本发明的进一步理解并且被并入和构成本说明书的一部分。附图图示了本发明的实施例，并且与说明书一起用于解释本发明的原理。通过参考下面的具体实施方式，本发明的其它实施例和期望的优点将容易理解。
图1A是根据实施例的超结半导体器件的一部分的概略性横截面图。
图1B是图1A的半导体器件沿B-B线的概略性横截面图。
图1C是根据实施例的设置了场截止结构的具有单元区域和边缘区域的半导体器件的一部分的概略性横截面图。
图2A是图示根据实施例的提供通过外延生长半导体层的制造超结半导体器件的方法的基部衬底的概略性横截面图。
图2B是从图2A的基部衬底通过外延获得的半导体衬底的概略性横截面图。
图2C是从图2B的半导体衬底通过减薄获得的半导体部分的概略性横截面图。
图2D是从图2C的半导体部分获得的半导体器件的一部分的横截面图。
图3是根据实施例的设置反掺杂岛的超结半导体器件的一部分的概略性横截面图。
图4A是用于图示通过使用对基部衬底的注入物来制造超结半导体器件的方法的基部衬底的概略性横截面图。
图4B是从图4A的基部衬底获得的半导体衬底的概略性横截面图。
图4C是从图4B的半导体衬底通过减薄获得的半导体部分的概略性横截面图。
图4D是从图4C的半导体部分获得的超结半导体器件的一部分的概略性横截面图。
图5是根据实施例的设置应力消除部分的超结半导体器件的一部分的概略性横截面图。
图6A是用于图示使用多孔层来制造半导体器件的方法的基部衬底的概略性横截面图。
图6B是从图6A的基部衬底通过外延获得的半导体衬底的概略性横截面图。
图6C是在使用多孔层减薄期间的图6B的半导体衬底的一部分的概略性横截面图。
图6D是根据实施例的设置多孔层的超结半导体器件的一部分的概略性横截面图。
图7A是用于图示使用自对准减薄工艺来制造超结半导体器件的方法的半导体衬底的一部分的概略性横截面图。
图7B是从图7A的半导体衬底通过减薄获得的半导体衬底的概略性横截面图。
图7C是在注入场截止结构之后的图7B的半导体衬底的概略性横截面图。
图8A是用于图示通过使用用于自对准减薄的第一导电类型的层来制造超结半导体器件的方法的半导体衬底的概略性横截面图。
图8B是从图8A的半导体衬底通过减薄获得的半导体部分的概略性横截面图。
图9A是根据实施例的设置包括介电衬里的超结结构的超结半导体器件的一部分的概略性横截面图。
图9B是根据实施例的设置具有梯度杂质浓度的超结区和介电衬里的超结结构的超结半导体器件的一部分的概略性横截面图。
图9C是根据实施例的设置包围第一超结区的介电衬里的超结半导体器件的一部分的概略性横截面图。
图9D是根据实施例的设置不具有介电衬里的超结结构的超结半导体器件的一部分的概略性横截面图。
图9E是根据实施例的使用重n型掺杂层来设置超结结构的超结半 导体器件的一部分的概略性横截面图。
图9F是根据实施例的使用重n型掺杂和p型掺杂层来提供超结结构的超结半导体器件的一部分的概略性横截面图。
图9G是根据实施例的设置多阶场截止结构的超结半导体器件的一部分的概略性横截面图。
图10是根据实施例的制造超结半导体器件的方法的简化流程图。
具体实施方式
在下面的具体实施方式中，参考形成具体实施方式的一部分的附图，并且在附图中，通过图示的方式示出了可以实践本发明的特定实施例。应当理解，可以利用其它实施例，并且可以在不脱离本发明的精神和范围的情况下进行结构或逻辑上的改变。例如，对于一个实施例图示或描述的功能可以结合其它实施例来使用，以产生又一个实施例。本发明旨在包括这样的修改和变化。示例使用特定的语言来描述，该特定语言不应当被解释为限制所附权利要求的范围。附图没有按比例缩放且仅用于说明的目的。为了清楚，若无另外阐明，相同的元件在不同的附图中用相同的附图标记来指示。
术语“具有”、“包含”、“包括”，“含有”等是开放式的，并且该术语指示存在阐述的结构、元件或特征而不排除附加的元件或特征。冠词“一”、“一个”及“该”意在包括复数和单数，除非上下文另有明确说明。
附图通过在掺杂类型“n”或“n”之后标示“-”或“+”来图示相对掺杂浓度。例如，“n-”意味着低于“n”型掺杂区的掺杂浓度的掺杂浓度，而“n+”型掺杂区具有比“n”型掺杂区更高的掺杂浓度。相同的相对掺杂浓度的掺杂区不必具有相同的绝对掺杂浓度。例如，两个不同的“n”型掺杂区可以具有相同或不同的绝对掺杂浓度。
术语“电连接”描述了在电连接的元件之间的永久低欧姆性连接，例如在所考虑的元件之间的直接接触或经由金属和/或高掺杂的半导体的低欧姆性连接。
图1A和图1C示出了具有半导体部分100的超结半导体器件500，半导体部分100具有第一表面101和平行于第一表面101的第二表面102。半导体器件500可以是，例如，IGFET（绝缘栅场效应晶体管），例如在通常含义中包括具有金属和非金属栅电极的FET的MOSFET（金属氧化物半导体场效应晶体管）、IGBT（绝缘栅双极晶体管）或二极管。半导体部分100由单晶半导体材料设置，例如硅Si、碳化硅SiC、锗Ge、硅锗晶体SiGe、氮化镓GaN或砷化镓GaAs。在第一表面101和第二表面102之间的距离可以小于175μm，例如至多100μm或至多60μm。半导体部分100可以具有矩形形状，其边缘长度在几毫米的范围内。第一表面101和第二表面102的法线定义了垂直方向，并且正交于法线方向的方向是横向方向。
半导体部分100包括第一导电类型的掺杂层130。在二极管和IGFET的情况下，掺杂层130与第二表面102直接邻接，并且掺杂层130中的净杂质浓度相对较高，例如，至少5×1018cm-3。根据其它实施例，可以在掺杂层130和第二表面102之间设置另一层。例如，对于IGBT，与第一导电类型相反的第二导电类型的发射极层可以被布置在掺杂层130和第二表面102之间，其中掺杂层130中的净杂质浓度低于5×1018cm-3。
漂移层120位于第一表面101和掺杂层130之间。漂移层120包括第二导电类型的第一超结区121和第一导电类型的第二超结区122。第一超结区121可以与掺杂层130直接邻接。根据其它实施例，第一超结区121被形成在距掺杂层130一定距离处，使得漂移层120包括第一导电类型的连续部分，该连续部分在一侧的第一和第二超结区121、122的掩埋边缘与另一侧的掺杂层130之间延伸。第一和第二超结区121、122彼此直接邻接。
如图1B所示，半导体部分100可以包括单元区域610和在横向方向上围绕单元区域610的边缘区域690。边缘区域690沿着半导体部分100的外表面103延伸，其中，外表面103连接第一表面101和第二表面102。边缘区域690可以与单元区域610直接邻接。根据其它实施例， 一个或多个过渡区域可以使边缘和单元区域610、690分离，其中，过渡区域可以既包括在单元区域610缺失的特征也包括在边缘区域690缺失的特征。掺杂层130可以沿着平行于第二表面102的半导体部分100的整个横截面延伸，或者可以被限制为单元区域610。
第一和第二超结区121、122可以分别是以规则距离布置的平行条纹。根据其它实施例，平行于第一表面101的第一超结区121的横截面可以是具有或不具有圆角的圆形、椭球形、椭圆形或矩形（例如，正方形），并且第二超结区122可以形成嵌入第一超结区121的栅格。
半导体部分100还包括至少在单元区域610形成的一个或多个掺杂区110。一个或多个掺杂区110具有相同的导电类型并且与第一表面101直接邻接。在半导体器件500的导电模式（导通状态）或正向模式中，导通状态或正向电流在一个或多个掺杂区110和掺杂层130之间通过漂移层120流动。
关于超结二极管的实施例提供了可以在单元区域610中形成与第一和第二超结区121、122直接邻接的阳极区的第二导电型的单个掺杂区110。关于超结IGFET或超结IGBT的实施例提供了第一导电类型的多个掺杂区110，其中，掺杂区110中的每一个与第二导电类型的本体区115直接邻接，并且每个本体区115与至少一个第一超结区121和一个第二超结区122直接邻接。至少掺杂区110可以在单元区域610内排他地形成，并且可以不存在于边缘区域690中。本体区115至少被设置在单元区域610中，并且可以或可以不存在于边缘区域690中。
对于IGFET和IGBT，栅电极结构210可以被设置为控制在掺杂区110和相应的第二超结区122之间的本体区115中的少数载流子分布。栅极电介质205被形成在相应的栅电极结构210和相应的本体区115之间。栅电极结构210可以被布置在第一表面101的上方。根据其它实施例，栅电极结构210可以被设置在从第一表面101延伸到半导体部分100的沟槽中。
第一电极结构310可以通过覆盖栅电极结构210的介电层220中的开口来电连接到掺杂区110（并且对于IGFET和IGBT是连接到本体区 115）。介电层220中的开口在相邻的栅极电极结构210之间形成。第二导电类型的高掺杂的接触区116可以在本体内区115内形成为与第一电极结构310直接接触。介电层220使第一电极结构310和栅电极结构210电隔离。
第二电极结构320与半导体部分100的第二表面102直接邻接。第二电极结构320可以与掺杂层130直接邻接。对于IGBT，第二电极结构320a与第二导电类型的发射极层直接邻接，该发射极层形成在掺杂层130和第二表面102之间。
第一和第二电极结构310、320中的每一个可以包括或包含作为主要成分的铝Al、铜Cu或者铝或铜的合金，例如AlSi、AlCu或AlSiCu。根据其它实施例，第一和第二电极结构310、320中的一个或两个可以包含作为主要成分的镍Ni、钛Ti、银Ag、金Au、铂Pt和/或钯Pd。例如，第一和第二电极结构310、320中的至少一个包括两个或更多子层，每个子层包含Ni、Ti、Ag、Au、Pt和Pd中的一个或多个作为主要成分，例如，这些中的硅化物和/或合金。外围电介质222可以被设置在第一表面101上的边缘区域690。
所示的实施例指的是IGFET，其中，第一导电类型为n型，第二导电类型为p型，第一电极结构310是源电极，掺杂区110是原极区，掺杂层130是漏极层并且第二电极结构320是漏电极。根据其它实施例，第一导电类型可以是P型。
第一超结区121和第二表面102之间的距离dx是至多30μm，例如至多20μm或至多15μm。由于在超结结构和第二表面102之间的小的距离而导致导通状态或正向电阻主要是漂移层120的电阻，漂移层的电阻相对较低，由于在超结结构允许在漂移层120中的相对高的杂质浓度。额定用于低于1000V的反向击穿电压的低压器件的导通状态或正向电阻由超结结构的电阻而不是基部衬底的电阻来定义。可以避免不期望的半导体部分的电阻用于低于1000V的电压等级。
第一导电类型的场截止结构129可以在超结结构和掺杂层130之间形成。场截止结构129可以与掺杂层130直接邻接。场截止结构129 的平均杂质浓度至多是掺杂层130中的最大杂质浓度的50％。例如，场截止结构129中的平均净杂质浓度是5×1014cm-3和5×1015cm-3。场截止结构129可以是平行于第二表面102定向的连续层。其它实施例可以提供分段的场截止结构129，其中分段可以被设置在第一超结区121的垂直投影中，并且可以不存在于第二超结区122的垂直投影中或反之亦然，如图所示。
其它实施例提供了用于使注入的场截止结构129退火的激光熔化工艺。例如，注入的杂质含有硒Se、磷P原子/离子或两者的组合。激光退火降低了热负荷，并且适用于包括衬底部分的薄的硅晶圆。
当施加反向电压时，场截止结构129防止从在第一和第二超结区121、122之间的pn结在垂直方向上向第二表面102延伸的耗尽区侵入掺杂层130高至耗尽区达到第二电极结构320的深度或者从第二电极结构320延伸到掺杂层的不可避免的金属突出，并且作为结果，确保半导体器件500的软开关行为。掺杂层130、场截止结构129以及第一和第二电极结构310、320可以既形成在单元区域610中也形成在围绕单元区域610的边缘区域690中，或者可以分别排他地形成在单元区域610中。
根据图1C中所示的实施例，掺杂层130和第一电极结构310不存在于至少沿着半导体部分100的外表面103延伸的外边缘部分699中。允许导通状态或正向电流在单元区域610的第二超结区122中流动的至少一个结构组件，例如栅电极、源极区、源极触点、本体区或栅极触点，不被设置在边缘区域690中，或不连接，或出于其它原因而不可操作。
图1C示出了具有第一厚度d1的第一电极结构310和具有第二厚度d2的第二电极结构320。第一和第二厚度d1、d2的和是在第一和第二表面101、102之间的半导体部分100的厚度d0的至少20％。例如，对于600V的击穿电压规定的IGFET可以具有厚度为约60μm的半导体部分100。总的金属厚度即第一和第二厚度d1、d2之和为至少12μm。比较厚的金属化提供以低热阻来有效热耦合到半导体部分100的高的热容量。厚的金属化防止了半导体器件500的快速加热，并且解决了比 较薄的衬底部分100的弱加热能力。
图2A至图2D图示了制造超结半导体器件500的方法。设置了具有两个平行的加工表面191、192的基部衬底190，并且其包括单晶半导体材料。半导体材料可以是硅Si、碳化硅SiC、锗Ge、硅锗晶体SiGe、氮化镓GaN或砷化镓GaAs。基部衬底190可以是由例如硅晶圆的半导体材料构成的同质衬底，或者是以半导体材料被设置作为在从硅氧化物或玻璃（例如SOI（绝缘体上硅）晶圆）提供的非半导体载体衬底上的半导体层的多材料衬底。
图2A示出了具有两个平行的加工表面191、192的基部衬底190。在图示的实施例中，基部衬底190的半导体材料是重n+掺杂的。其它实施例可以提供本征或p型掺杂半导体材料。基部衬底190可以或可以不包含与第一加工表面191邻接的注入部分。单晶半导体层180可以通过外延来在第一加工表面191上生长，其中生长的半导体层180的单晶晶格与基部衬底190的单晶配准地生长。
第一和第二超结区121、122通过重复下述序列来在半导体层180中形成：该序列包括（i）每外延地生长子层以及（ii）使用注入掩模将至少一种导电类型的杂质注入子层的表面，其中，通过使注入杂质扩散到注入区外以形成第一和第二超结区121、122中的至少一个来获得超结结构。对于IGFET和IGBT，形成多个第二导电类型的本体区115和第一导电类型的掺杂区110。在超结二极管的情况下，提供掺杂区110或第二导电类型的单个掺杂区110而不提供本体区115。
图2B示出了包括基部衬底190和半导体层180的半导体衬底100a，半导体层180包括由第一和第二超结区121、122形成的超结结构。每个本体区115与第一超结区121中的一个直接邻接。掺杂区110在本体区115内形成，其中，掺杂区110和本体区115都与半导体衬底100a的第一表面101直接邻接。栅极电介质205可以在第一表面101上形成。栅电极210可以被设置在栅极电介质205上。介电层220可以被提供为封装栅电极210并且隔离第二超结区122。第一电极结构310被设置为与栅电极210之间的第一表面101的部分直接邻接。根据实施例，在半 导体层180的生长期间扩散到图2A的重n+掺杂的基部衬底190外的杂质可以形成与第二表面102直接邻接的掺杂层130。
反向击穿电压和导通状态/正向电流都随着半导体部分100的厚度的增加而增加。对于容受较低反向击穿电压的应用，从基部衬底190的暴露的第二加工表面192减薄半导体衬底100a以降低导通状态或正向电阻。减薄可以包括CMP（化学机械抛光）、湿法蚀刻或两者的组合。
图2C示出了由图2B的半导体衬底100a通过从第二加工表面192减薄所得到的半导体部分100。半导体部分100的第一表面101对应于图2B的半导体层180在外延处理之后的暴露的表面。减薄使平行于第一表面101的第二表面102暴露。可以通过将杂质注入减薄的第二表面102来形成掺杂层130。第二电极结构320被提供为与第二表面102直接邻接。
图2D示出了从图2C的半导体部分100得到的半导体器件500。如上所述，掺杂层130可以通过从基部衬底190的向外扩散被引入到半导体部分100中。
根据另一实施例中，在减薄之后，通过执行例如磷P、砷As、硫S、硒Se、氢H（质子）和/或氦He的离子束注入来将掺杂层130引入第二表面102。可以以非晶化与第二表面102直接邻接的半导体部分100的一部分的注入物剂量来执行注入。非晶化部分可以以在300和500摄氏度之间的温度进行回火，使得掺杂层130通过固相外延来形成。掺杂层130可以通过使用激光熔化工艺来进行回火，其中，激光被控制为仅在形成掺杂层130的第二表面102的一部分中排他地有效。
图3涉及提供与第二表面102直接邻接的第二导电类型的反掺杂岛132的实施例。反掺杂岛由掺杂层130的部分分离，并且与第二电极结构320电连接。反掺杂岛132在单元区域610中形成，并且可以不存在于围绕单元区域610的边缘区域690中。
在电流密度超过取决于第一电极结构310和第二电极结构320之间所施加电压的阈值时，反掺杂岛132将载流子注入到漂移层120中。因 为注入的载流子增加了漂移区120中的自由电荷载流子的密度，所以反掺杂岛132在电流密度超过阈值时降低导通状态或正向电阻。根据提供n-IGFET的实施例，反掺杂岛是p型掺杂的。
具有大于175μm厚度的衬底部分的传统超结IGFET通常提供嵌入在漂移层和掺杂层之间的浮置反掺杂岛。仅当将浮置反掺杂岛电连接到掺杂层的齐纳击穿发生时，浮置反掺杂岛开始将载流子注入到漂移层中。因此，传统的浮置反掺杂岛只有在生成足以触发对漏极层的齐纳击穿的压降的相对较高的电流密度时才变得有效。因为通常浮置反掺杂岛在加工的初级阶段就被设置并且经历高温预算，所以在浮置反掺杂岛和漏极层之间的pn结不是突然的，从而导致了较高的齐纳击穿电压。因此，电荷载流子注入仅在衬底部分上的高压降时发生。
替代地，根据实施例，反掺杂岛132可以在衬底部分100的减薄之后被直接注入通过第二表面102，使得反掺杂岛132被电连接到第二电极结构320。
结果，反掺杂岛132在大约0.6V的压降时开始注入载流子，该压降显著小于传统设计中的齐纳击穿电压。反掺杂岛132以较低的电流密度注入载流子，并且作为结果，以比传统方法低的电流密度降低导通状态或正向电阻。
如图所示，反掺杂岛132可以位于第一超结区122的垂直投影中，并且可能不存在于第二超结区121的垂直投影中，或者反之亦然。掺杂层130的部分使反掺杂岛132分离。掺杂层130可以形成嵌入反掺杂岛132的栅格。在反掺杂岛132中最大杂质浓度可以是至少5×1017cm-3。在低电流密度时，分离反掺杂岛132的掺杂层130的部分确保至第二电极结构320的电流路径。反掺杂岛132可以与场截止结构129组合，其阻断在半导体器件500的反向模式中的进入反掺杂岛132的电场的穿通。
图4A至图4D涉及从基部衬底190设置反掺杂岛状物132的实施例，其用第二导电类型的杂质进行重掺杂，或者在载体衬底上至少包含重掺杂层。通过在注入物掩模199的开口，第一导电类型的杂质被注入 到基部衬底190的第一加工表面191的第一部分130a，其中第一部分130a之间的第一加工表面191的第二部分由注入物掩模199覆盖，并且保持没有注入物。
图4A示出了包括在第一加工表面191下方的注入部分130a的基部衬底190。半导体层180通过外延生长到在图2B的上下文中所描述的第一加工表面191。
图4B示出了在基部衬底190上生长的半导体层180。包括第一和第二超结区121、122的超结结构在半导体层180中形成。第一导电类型的杂质从注入的第一部分130a向外扩散到半导体层180中，形成在基部衬底190和半导体层180两者的部分上延伸的扩散部分130b。在第一导电类型的扩散部分130b之间，第二导电类型的杂质从基部衬底190向外扩散到半导体层180中，形成在基部衬底190和半导体层180二者的部分上延伸的反掺杂扩散部分132b。从基部衬底190的第二加工表面192开始减薄包括基部衬底190和半导体层180的半导体衬底100a。
图4C图示了通过从第二加工表面192减薄图4B的半导体基部100a所获得的半导体部分100。第一导电类型的扩散部分130b的部分形成分段的掺杂层130。反掺杂扩散部分132b的部分形成反掺杂岛132。
图4D示出了在设置了栅极电介质205、栅电极210、介电层220、222以及第一和第二电极结构310、320之后从图4C的半导体部分得到的半导体器件500。反掺杂岛132不存在于边缘区域690中。
图5示出了具有一个或多个外来物质而不是形成半导体部分100的单晶的第一半导体材料的辅助结构126的半导体器件500。外来物质可以是如氧化硅的电介质材料，例如使用TEOS（tetraethylorthosilane）作为前驱材料沉积的氧化硅、氮化硅、氮氧化硅、BSG（硼硅酸盐玻璃）、PSG（磷硅酸盐玻璃）、BPSG（硼-磷-硅玻璃）或介电聚合物。
辅助结构126可以是嵌入在第一表面101和掺杂层130之间设置的掩埋栅电极的结构。根据其它实施例，辅助结构126是从由沟槽工艺提供超结结构得到的副产品。沟槽工艺包括将沟槽引入衬底部分100，并 且例如有角度的注入来通过沟槽的侧壁将杂质引入半导体部分100的邻接部分，或者沉积一个或多个重掺杂层，以形成第一和/或第二超结区121、122。在一个或多个重掺杂层的注入或沉积之后，沟槽可以被填充有固体外来物质以形成辅助结构126。
辅助结构126可以在第一表面101和朝向第二表面102的超结结构的掩埋边缘之间的半导体部分100的一部分内形成。半导体部分100可以包括应力消除部分142，其中在形成半导体部分100的单晶的晶体晶格中第二半导体材料的原子代替第一半导体材料的原子。例如，第一半导体材料是硅Si并且第二半导体材料是锗Ge。应力消除部分142可以通过在减薄之后并且在提供第二电极结构320之前注入Ge通过第二表面102来形成。
在应力消除部分142中，第二半导体材料的原子改变单晶的晶格参数。第二半导体材料的浓度可以被调整以补偿由于从半导体材料和外来物质的不同热膨胀系数而导致的机械应力所引起的晶圆弯曲，其中，晶圆是多个相同的衬底部分的组合物。在薄晶圆和衬底部分100低于175μm的情况下，晶圆弯曲使晶圆处理复杂，并且甚至可能导致损坏晶片的裂纹。
应力消除部分142可以重叠漂移区120的至少一部分，例如朝向第二表面102的漂移区120的一半。应力消除部分142重叠第一和第二超结区121、122两者。根据其它实施例，应力消除部分142重叠整个漂移区120。另外，应力消除部分142可以重叠其它掺杂结构，例如，掺杂层130。
图6A至图6C涉及使用用于减薄半导体衬底100a以获得减薄的半导体部分100的多孔层182的实施例。
根据图6A，设置了具有两个平行的加工表面191、192的基部衬底190，并且其包括如对于图2A所述的单晶半导体材料。多孔层182可以被设置在第一加工表面191上。根据另一实施例，可以在与第一加工表面191直接邻接的基部衬底190的一部分中形成多孔层182。多孔层182是单晶半导体层，其晶格与基部衬底190的晶格配准但具有纳米级 的分割行和具有大于晶格常数的尺寸的空隙。
例如，多孔层182可以包括具有直径低于大约2nm的纳米孔和/或具有直径在约2nm和约100nm之间的间隙孔和/或具有在微米范围内的大孔。孔隙率可以大于30%，例如大于50%。可以通过使用含氟化物F-的一个或多个溶液来形成多孔层182。根据实施例，半导体层通过外延来生长，并且使用包含氢氟酸HF以及乙醇或乙酸的溶液来执行阳极氧化加工。其它实施例采用HF/二甲基甲酰胺或HF/乙腈，可选地与光源结合。
图6A示出了设置在基部衬底190的第一加工表面191上的多孔层182，其可以包括本征半导体材料。多孔层182的厚度可以在1μm和50μm之间。半导体层180的进一步部分189可以通过多孔层191上的外延（例如使用三氯硅烷的外延工艺）来生长。
第一和第二超结区121、122通过重复序列来在半导体层180的漂移层120中形成，序列包括每外延生长子层并且使用注入掩模将至少一种导电类型的杂质注入子层的表面，其中通过从注入物向外扩散第一和第二超结区121、122中的至少一个来获得超结结构。
在漂移层120中形成超结结构期间，在漂移层120的方向上扩散到基部衬底190外的氧原子/离子沿着在多孔层182的孔的内壁吸除。由此多孔层182在漂移层120中保持热供体杂质的低浓度，否则这可能不利地影响器件特性，例如，在相反方向上的电气强度。
图6B示出了包括第一超结区121和第二超结区122的从基部衬底190以及具有多孔层182和超结结构的半导体层180获得的半导体衬底100a。减薄半导体衬底100a包括沿着多孔层182分离半导体衬底100a。例如，含有气态流体或液体（例如水）的流体束183可以导向暴露多孔层182的半导体衬底100a的外表面103的一部分。
流体机械地破坏（压碎、溶解、分散）使基部衬底190从半导体层180的剩余部分分离的多孔层。根据另一实施例，氢被引入多孔层182。氢以下述方式重新分配孔：沿着至基部衬底190和半导体层180的进一步部分189的界面形成腔体。腔体生长为使得基部衬底190与进一步部 分189分离。
图6C示出了撞击多孔层182的暴露部分并且分散多孔层182的半导体材料的流体束183。根据实施例，减薄可以通过分离和随后的清洁工艺来完成。根据其它实施例，减薄可以包括CMP、湿法蚀刻或这两者的组合，其可以进一步减薄基部部分100和/或平坦化第二表面102。
设置在具有第一和第二超结区121、122的超结结构和第二表面之间的多孔层182使图6D的实施例与图2D中的实施例进行区分。多孔层182包括纳米孔。孔隙率至多5%。纳米孔吸除在晶格中沿着纳米孔的内表面扩散到漂移层120的方向的氧原子/离子。结果，多孔层182保持在漂移层120中的热供体杂质的低浓度，否则其可能不利地影响器件特性。
图7A至图7C涉及自对准减薄工艺。半导体层180被设置在具有平行于第一加工表面191的第二加工表面192的基部衬底190的第一加工表面191上。在半导体层180的漂移层120中形成包括第一和第二超结区121、122的超结结构。对于IGFET和IGBT的制造，沿着平行于第一加工表面191的半导体层180的暴露的第一表面101形成基极区115和掺杂区（源极区）110。耗尽区123沿着漂移层120中的pn结延伸。
图7A示出了耗尽区边界123的至少部分位于超结结构和第二加工表面192之间。执行对第二加工表面192有效的湿法蚀刻工艺，其在达到耗尽区边界123时以自对准的方式截止。例如，蚀刻截止信号可以在耗尽区边界123被暴露时生成，并且在湿法蚀刻响应于该蚀刻截止信号而截止。根据另一实施例，湿法蚀刻工艺是电荷选择性的，并且在与超结结构对准的耗尽区边界123截止。
如图7B所示，从图7A的半导体层180获得具有两个平行表面101、102的半导体部分100。半导体部分100的第一表面101是半导体层180的暴露表面。从第二加工表面192减薄由基部衬底190和半导体层180形成的组合物来获得第二表面。自对准工艺允许精确地调节基部部分101的厚度。
第一导电类型的杂质可以通过减薄的第二表面102被注入以形成场截止结构129。对于整个单元区域，或对于单元区域的部分，注入可能对于整个第二表面102是有效的。用于在第一超结区121的垂直方向上的表面部分的注入物剂量可以与在第二超结区122的垂直方向上的表面部分的剂量相同或更高。掺杂层130可以通过注入物（例如，如上所述的非晶化注入物）来形成。
图7C示出了与在第一超结区121的垂直投影中的场截止结构129的第一部分129a由比第二超结区122的垂直投影中的第二部分129b高的注入剂量来形成以使得较高注入剂量反掺杂朝向第二表面102的原始第一超结区的部分的实施例。第一和第二部分129a、129b中的净掺杂剂浓度可以几乎相等。其它实施例提供了排他地到第一超结区121的场截止注入。第一超结区121的部分的反掺杂允许即使在自对准湿法蚀刻工艺之后在第一超结区121和第二表面102之间的具有对于以传统方式实现场截止层129来说过窄的距离也实现场截止结构129。
图8A至图8B涉及在半导体部分100的基极使用pn结的自对准减薄工艺。例如，如对于图6B所述的半导体层180在基极衬底190的第一加工表面191上形成，其可以具有第二导电类型。半导体层180可以包括第一导电类型的子层，例如层叠的场截止结构129。根据其它实施例，层叠的场截止结构通过注入适当的杂质（例如，氢（质子））或者通过基部衬底190或者通过半导体层180的暴露的第一表面101来获得，其中，注入物可以以在380和420摄氏度之间的温度来回火。
图8A示出了在层叠的场截止结构129和基部衬底190之间形成的pn结的两侧延伸的耗尽区139。在基部衬底190内形成平面耗尽区边界133。湿法蚀刻从基部衬底190的第二加工表面减薄基部衬底190，其平行于第一加工表面191。蚀刻可以在平面耗尽区边界133处截止。
图8B图示了从包含在半导体层180和图8A的基部衬底190的组合物获得的半导体部分100。半导体部分100的第二表面102的位置是由图8A中的平面耗尽区边界133来定义的。
根据实施例，基部衬底190中的杂质浓度是场截止结构129中的 杂质浓度的至少100倍，使得耗尽区仅以非常低的程度延伸到基部衬底190中，并且平面的耗尽区边界133大约与基部衬底190和半导体层180之间的界面重合。其它实施例可以提供平面耗尽区边界133的限定的过蚀刻来去除半导体层180的限定部分和基部衬底190的残余部分。
通过重复序列来设置第一和第二超结区121、122可能会导致第一和第二超结区121、122的起伏的杂质分布，其中，起伏可能在垂直和/或横向方向上发生，序列包括通过外延生长子层并使用注入物掩模来将至少一种导电类型的杂质注入子层的表面，以及通过从注入物扩散第一和第二超结区121、122中的至少一个来获得超结结构。
图9A至图9G涉及通过提供非起伏杂质分布的沟槽方法所获得的超结结构。该沟槽方法提供从与执行减薄的方法相反的方向将沟槽引入半导体衬底。
例如，图9A的超结半导体器件500可以通过下述步骤来获得：将沟槽蚀刻到n型半导体衬底中，对至少蚀刻的沟槽的侧壁衬有介电质衬里125，并且然后通过外延在沟槽中生长单晶p型掺杂的半导体材料，以形成第一超结区121。第一超结区121可以被均匀掺杂。每个第一超结区121可以与在其垂直投影中形成的分段的场截止结构129的一部分直接邻接。场截止结构129可以包括在第一超结区121的投影中与掺杂层130直接邻接的部分。场截止结构129可以在第二超结区122的投影中完全不存在。根据实施例，场截止结构129的分段可以通过沟槽底部注入。
图9B示出了超结半导体器件500，其中朝向第一表面101的第一超结区121的第一部分121a具有比朝向第二表面102的第二部分121b高的杂质浓度。其它实施例可以提供第一超结区121，该第一超结区121具有不同杂质浓度的多于两个的部分或具有平滑变化的杂质分布。
图9C示出了包括介电衬里125的超结器件500，该介电衬里125衬有从由第一表面101给出的方向引入半导体部分100的沟槽，并且包括覆盖沟槽的侧壁的侧壁部分125a和在基本上平行于第二表面102的 沟槽的底部处延伸并且在底部封闭沟槽的底部部分125b。作为结果，介电衬里125在漂移层120中完全包围第一超结区121。在第一超结区121和第一表面101之间，本体区115或掺杂区110可以被形成为与第一超结区121直接邻接。
场截止结构129可以被分段，其中每个分段位于第二超结区122中的一个的垂直投影中。场截止结构129可能不存在于第一超结区121的投影中。
图9D的超结半导体器件500提供了分段的场截止结构129，其中每个分段被布置在第一和第二超结区121，122中的一个的突起中。第一超结区121与相邻的第二超结区域122直接邻接，并且包括朝向第一表面101的较高掺杂的第一部分121a和朝向第二表面102的较轻掺杂的第二部分121b。可以通过在从由第一表面101给出的方向引出的沟槽中生长p型掺杂的半导体材料来提供该超结结构。
图9E示出了具有基本上平行于第二表面102的至漂移层120的界面的连续场截止结构129。例如通过在沟槽侧壁上的外延硅生长或通过将杂质注入沟槽侧壁来提供半导体材料的重n型掺杂层122a。沟槽在本体区115和场截止结构129之间延伸，并且可以延伸到场截止结构129中。重n型掺杂层122a形成第二超结区122的一部分。通过外延在沟槽内生长单晶p型半导体材料可以形成第一超结区121。
图9F的超结半导体器件500与图9E的不同之处在于，第一超结区121被形成为衬有沟槽并且与重掺杂的n型掺杂层122a直接邻接的重掺杂层。形成第一超结区121的重掺杂层可以通过在注入第二超结区122的重掺杂部分122a之后有角度地注入沟槽的侧壁和底部来形成。然后，另一外延层可以生长为接近沟槽以形成空隙123。在空隙123上方生长的外延层，可以形成掺杂区110和本体区115。
在图9G中所示的超结器件500包括图9E的超结结构。场截止结构129包括与漂移层120直接邻接的较轻掺杂的第一部分129a以及与掺杂层130直接邻接的较重掺杂的第二部分129b，其中，在第一部分129a和第二部分129b之间的界面与第二表面102基本平行。
如图10中图示的制造超结半导体器件的方法包括在半导体衬底中形成相反导电类型的柱状第一超结区和第二超结区（902）。第一超结区和第二超结区在垂直于半导体衬底的加工表面的方向上延伸并且形成超结结构。从加工表面开始减薄半导体衬底，以获得具有第一表面和第二表面的单晶半导体部分（904）。第二表面是从加工表面获得的，并且平行于第一表面。具有第二导电类型的第一超结区和第二表面之间的距离不超过30μm。第一导电类型的杂质被引入第二表面，以在超结结构和至少在单元区域中的第二表面之间形成掺杂层（906）。
虽然在此已经图示和描述了特定实施例，但是本领域的普通技术人员将认识到，在不脱离本发明的范围的情况下，可以对所示出和描述的特定实施例替代各种替换和/或等同实施方式。本申请旨在涵盖这里讨论的特定实施例的任何适配或变化。因此，本发明旨在仅由权利要求书及其等同物来限定。