单时脉驱动移位暂存器及应用其的显示器驱动电路.pdf

一种单时脉驱动移位暂存器，具有多级(Stage)架构，其中，第M级架构包括一栓锁(latch)单元、一逻辑单元与一无重叠信号缓冲器(Non－overlap buffer)。栓锁单元是依据一时脉信号，栓锁来自第M－1级架构的输入信号。逻辑单元连接于栓锁单元的输出端，以对栓锁单元的输出信号与时脉信号进行NAND的逻辑运算。无重叠信号缓冲器连接于逻辑单元的输出端，包括三个相互串接的反向器。并且，其中耦接至逻辑单元输出端的第一个反向器的输出信号，是馈入第M+1级架构的栓锁单元内。同时，来自第M－1级架构的无重叠信号缓冲器的输出信号，是馈入此第M级架构的无重叠信号缓冲器或是逻辑单元，以延迟无重叠信号缓冲器的输出信号。

1、  一种单时脉驱动移位暂存器，具有多级架构，其特征在于，第M级架构包括：
一栓锁单元，是依据一时脉信号，以栓锁来自第M-1级架构的输入信号；
一逻辑单元，连接于该栓锁单元的输出端，将该栓锁单元的输出信号与该时脉信号进行逻辑运算；及
一无重叠信号缓冲器，连接于该逻辑单元的输出端，包括至少三个相互串接的反向器；
其中，该无重叠信号缓冲器中，耦接于该逻辑单元输出端的该第奇数个反向器的输出信号，是馈入第M+1级架构的栓锁单元，并且，第M-1级架构的无重叠信号缓冲器的输出信号，馈入该无重叠信号缓冲器或该逻辑单元，以延迟该无重叠信号缓冲器的输出信号。

2、  如权利要求1所述的单时脉驱动移位暂存器，其特征在于，耦接于该逻辑单元输出端的该第一个反向器的输出信号，馈入第M+1级架构的栓锁单元。

3、  如权利要求1所述的单时脉驱动移位暂存器，其特征在于，第1级架构的栓锁单元是依据该时脉信号栓锁一起始信号，以激活该单时脉驱动移位暂存器。

4、  如权利要求1所述的单时脉驱动移位暂存器，其特征在于，该无重叠信号缓冲器是由奇数个相互串接的反向器所构成。

5、  如权利要求1所述的单时脉驱动移位暂存器，其特征在于，该第M-1级架构的无重叠信号缓冲器的输出信号，是馈入该无重叠信号缓冲器，耦接于该逻辑单元输出端的第偶数个反向器。

6、  如权利要求1所述的单时脉驱动移位暂存器，其特征在于，该第M级架构的栓锁单元中，受到该时脉信号所控制的晶体管，与第M+1级架构的栓锁单元中，受到该时脉信号所控制的晶体管，分别为一N型与一P型交错排列的晶体管。

7、  如权利要求1所述的单时脉驱动移位暂存器，其特征在于，当该第M级架构的栓锁单元中，受到该时脉信号所控制的晶体管为N型，该时脉信号经反转后再输入该逻辑单元。

8、  如权利要求1所述的单时脉驱动移位暂存器，其特征在于，该逻辑单元为一NAND逻辑闸。

9、  一种平面显示器驱动电路，其特征在于，具有一种单时脉驱动移位暂存器，依据一时脉信号与一起始信号，产生取样信号或是扫描信号，该单时脉驱动移位暂存器具有多级架构，其中，第M级架构包括：
一栓锁单元，受到该时脉信号所控制，并且，第M-1级架构的输出信号馈入该栓锁单元内；
一逻辑单元，连接于该栓锁单元的输出端，以将该栓锁单元的输出信号与该时脉信号进行逻辑运算；及
一无重叠信号缓冲器，连接于该逻辑单元的输出端，由奇数个相互串接的反向器所构成；
其中，该无重叠信号缓冲器中，耦接于该逻辑单元输出端的该第奇数个反向器的输出信号，馈入第M+1级架构的栓锁单元，并且，第M-1级架构的无重叠信号缓冲器的输出信号，馈入该无重叠信号缓冲器或该逻辑单元，以延迟该无重叠信号缓冲器的输出信号。

10、  如权利要求9所述的平面显示器驱动电路，其特征在于，耦接于该逻辑单元输出端的该第一个反向器的输出信号，馈入第M+1级架构的栓锁单元。

11、  如权利要求9所述的平面显示器驱动电路，其特征在于，该第M-1级架构的无重叠信号缓冲器的输出信号，馈入耦接于该逻辑单元输出端的第偶数个反向器。

12、  如权利要求9所述的平面显示器驱动电路，其特征在于，该逻辑单元为一NAND逻辑闸。

单时脉驱动移位暂存器及应用其的显示器驱动电路
技术领域
本发明关于一种用于显示器驱动电路的单时脉驱动移位暂存器(SingleClock Driven Shift Register)，尤其是一种可改善输出信号重叠现象的单时脉驱动移位暂存器。
背景技术
液晶显示器(LCD)由于具备了轻薄、省电、无幅射线等优点，而逐渐取代传统映像管(CRT)显示器，广泛应用于桌上型计算机、个人数字助理器、笔记型计算机、数码相机与行动电话等电子产品中。
主动矩阵式液晶显示器(Active Matrix Liquid Crystal Display，AMLCD)是利用电场控制液晶的光穿透率，以达到显示画面的目的。请参照图1A所示，一典型的主动矩阵式液晶显示器10包括一液晶显示面板20与一驱动系统30。其中，液晶显示面板20上具有一画素矩阵(pixel array)22。驱动系统30包括一控制电路32、一源极驱动电路(source driver)34与一扫描驱动电路(scan driver)36。画素矩阵22内每一个画素组件122是电性连接至一薄膜晶体管124，而此薄膜晶体管124的源极电连接至源极驱动电路34，栅极电连接至扫描驱动电路36，以充作一开关控制画素组件122的运作。
控制电路32转换外界提供的显示信号DS，产生显示数据D、水平时脉信号HCK与水平激活信号HST提供至源极驱动电路34，同时，亦产生垂直时脉信号VCK与垂直激活信号VST提供至扫描驱动电路36。请参照图1B所示，源极驱动电路34包括一移位暂存器(Shift Register)342与复数个取样闸(Sampling Gate)344。其中，每一个取样闸344对应至画素矩阵22中同一行的画素组件122。水平时脉信号HCK与水平激活信号HST输入移位暂存器342内以产生取样信号(sampling signal)Sa依序输入各个取样闸344内。通入有取样信号Sa的取样闸344开启，以使显示数据D得以经过此取样闸344输入画素矩阵22内。
请参照图2所示，为一典型移位暂存器40的电路图。同时亦请参照图3所示，显示此移位暂存器40内不同位置的电讯号的波型图。此移位暂存器40一具有多级(Stage)架构的单时脉驱动真单相动态(True Single PhaseDynamic Circuit，TSPC)移位暂存器。其中，第M级架构包括一栓锁(latch)单元42、一NAND逻辑单元44与一反向器46。栓锁单元42受到一水平时脉信号HCK所控制，并且，来自第M-1级架构的输出信号S(m-1)馈入此栓锁单元42内。值得注意的是，就第一级架构而言，馈入栓锁单元42的信号即前述水平激活信号HST。
NAND逻辑单元44连接于栓锁单元42的输出端，以将栓锁单元42的输出信号A与水平时脉信号HCK进行NAND的逻辑运算。反向器46连接于NAND逻辑单元44的输出端，以改变NAND逻辑单元44的输出信号B的极性。请同时参照图1所示，此反向器46的输出信号S(m)即前述的取样信号Sa，其馈入取样闸344以对显示数据D进行取样，同时，也馈入第M+1级架构的栓锁单元42，作为第M+1级架构的输入信号。
请参照图4A所示，为典型单时脉驱动真单相动态四级架构移位暂存器的仿真输出波形图。图中的V(STX)即对应至水平起始信号HST，V(CLK)即对应至水平时脉信号HCK，而V(OUT_A1)至V(OUT_A4)分别代表第一级至第四级架构的输出信号，即对应至S(1)至S(4)。
请同时参照图B所示，为此移位暂存器相邻二级架构的仿真输出波形的放大图。如图中所示，相邻二级架构的仿真输出信号V(OUT_A1)与V(OUT_A2)的波形的边界处有明显重叠产生。换言之，由此移位暂存器输入各个取样闸的取样讯号将产生重叠现象，而对取样的精确性，乃至于画面显示的正确性造成严重的影响。
以上是针对源级驱动电路34内的移位暂存器342进行描述。然而，扫描驱动电路36内亦有一移位暂存器，依据垂直时脉信号VCK与垂直激活信号VST产生扫描信号逐列输入画素矩阵22内。此位于扫描驱动电路36内的移位暂存器也可能产生如图4B所示的情况，也就是相邻二级架构输出的扫描信号产生重叠的现象。此重叠现象将影响连接至各个薄膜晶体管124的启闭时间的正确性，而对显示数据D写入画素矩阵22的正确与否造成严重的影响。
本发明采用一无重叠技术，改善传统移位暂存器输出信号重叠的问题，以使显示器资料取样与资料写入的动作更为精确。
发明内容
本发明的主要目的是针对传统单时脉驱动移位暂存器，其输出信号重叠而影响显示器画面正确性的问题，提出一种解决的方法。
本发明提供一种平面显示器的驱动电路，其具有一种单时脉驱动移位暂存器，依据一时脉信号与一起始信号，以产生取样信号或是扫描信号。此单时脉驱动移位暂存器具有多级(Stage)架构，其中，第M级架构包括一栓锁(latch)单元、一逻辑单元与一无重叠信号缓冲器(Non-overlap buffer)。栓锁单元依据一时脉信号，栓锁来自第M-1级架构的输入信号。逻辑单元连接于栓锁单元的输出端，以对栓锁单元的输出信号与时脉信号进行逻辑运算。无重叠信号缓冲器连接于逻辑单元的输出端，包括至少三个相互串接的反向器。并且，耦接于逻辑单元输出端的第奇数个反向器的输出信号，是馈入第M+1级架构的栓锁单元内。同时，来自第M-1级架构的无重叠信号缓冲器的输出信号，是馈入此第M级架构的无重叠信号缓冲器或是逻辑单元，以延迟无重叠信号缓冲器的输出信号。
一种单时脉驱动移位暂存器，具有多级架构，第M级架构包括：
一栓锁单元，是依据一时脉信号，以栓锁来自第M-1级架构地输入信号；
一逻辑单元，连接于该栓锁单元的输出端，将该栓锁单元的输出信号与该时脉信号进行逻辑运算；及
一无重叠信号缓冲器，连接于该逻辑单元的输出端，包括至少三个相互串接的反向器；
其中，该无重叠信号缓冲器中，耦接于该逻辑单元输出端的该第奇数个反向器的输出信号，是馈入第M+1级架构的栓锁单元，并且，第M-1级架构的无重叠信号缓冲器的输出信号，馈入该无重叠信号缓冲器或该逻辑单元，以延迟该无重叠信号缓冲器的输出信号。
图1为一典型主动矩阵式液晶显示器的方块示意图。
图2为一典型移位暂存器的电路图。
图3为显示图2典型的移位暂存器内，不同位置的电讯号的波型图。
图4A为典型单时脉驱动四级架构移位暂存器的仿真输出波形图。
图4B为图4A中，相邻二级架构的仿真输出波形的放大图。
图5为本发明驱动系统一较佳实施例的方块示意图。
图6为本发明单时脉驱动移位暂存器一较佳实施例的电路图。
图7为本发明单时脉驱动移位暂存器另一实施例的电路图。
图8A为本发明单时脉驱动四级架构移位暂存器的仿真输出波形图。
图8B为图8A中，相邻二级架构的仿真输出波形的放大图。
符号说明：
液晶显示器10                液晶显示面板20
画素矩阵22                  画素组件122
薄膜晶体管124               驱动系统30，50
控制电路32，60              源极驱动电路34，70
扫描驱动电路36，80          移位暂存器342，40
取样闸344，74               栓锁单元42，722
逻辑单元44，724             反向器46，728
单时脉驱动移位暂存器72      无重叠信号缓冲器726
请参照图5所示，为本发明驱动系统50一较佳实施例的方块示意图。如图中所示，此驱动系统50包括一控制电路60、一源极驱动电路(sourcedriver)70与一扫描驱动电路(scan driver)80。其中，控制电路60提供显示数据D、水平时脉信号HCK与水平激活信号HST至源极驱动电路70，同时，亦提供垂直时脉信号VCK与垂直激活信号VST至扫描驱动电路80。源极驱动电路70包括一单时脉驱动移位暂存器72与复数个取样闸74，其中，每一个取样闸74为对应至显示面板的画素矩阵(未图标)中同一行的画素。来自控制电路60的水平时脉信号HCK与水平激活信号HST为输入单时脉驱动移位暂存器72内，以产生取样信号(sampling signal)Sa依序输入各个取样闸74。通入有取样信号Sa的取样闸74开启，以使显示数据D得以经过此取样闸74逐行输入画素矩阵内。
请参照图6所示，为图5的单时脉驱动移位暂存器72一较佳实施例的电路图。为了简化起见，图中仅就此单时脉驱动移位暂存器72的第M级至第M+1级的架构(Stage)进行说明。如图中所示，此单时脉驱动移位暂存器72的每一级架构均具有一栓锁(latch)单元722、一逻辑单元724与一无重叠信号缓冲器(Non-overlap buffer)726。
就第M级的架构而言，其中的栓锁单元722受到一水平时脉信号HCK所控制，并依据此水平时脉信号HCK，栓锁来自第M-1级架构(前一级架构)的输入信号INP(M)。此栓锁动作将延长输入信号INP(M)，使其电压的下降时点与水平时脉信号HCK的电压变化的时点相吻合。值得注意的是，对本发明单时脉驱动移位暂存器72的第一级架构而言，前一级架构的输入信号即INP(1)是前述来自控制电路60的水平激活信号HST。
逻辑单元724连接于栓锁单元722的输出端，以对栓锁单元722的输出信号与水平时脉信号HCK进行“NAND”的逻辑运算。值得注意的是，前述逻辑单元724并不仅限于使用单一NAND逻辑闸。此逻辑单元724也可以组合多个不同的逻辑闸，以产生“NAND”逻辑运算的输出结果。
无重叠信号缓冲器726连接于逻辑单元724的输出端，并且，此无重叠信号缓冲器726由三个相互串接的反向器(inverter)所构成。其中，耦接于逻辑单元724输出端的第一个反向器的输出信号，作为输入信号INP(M+1)馈入第M+1级架构(下一级架构)的栓锁单元722内。
其次，此无重叠信号缓冲器726的输出信号D(M)除了作为取样信号Sa输入取样闸74外，也馈入第M+1级架构(下一级架构)的无重叠信号缓冲器726内。同样的，来自第M-1级架构(前一级架构)的无重叠信号缓冲器726的输出信号D(M-1)，馈入此第M级无重叠信号缓冲器726中。就一较佳实施例而言，此输出信号D(M-1)为馈入耦接于逻辑单元724输出端的第二个反向器，以使此反向器的输出信号的电压上升时点向后延迟。进而使无重叠信号缓冲器726输出信号D(M)的电压上升时点向后延迟，以缓解输出信号D(M-1)与D(M)的重叠现象。
如上述，可见，本发明的无重叠信号缓冲器726并不仅限于由三个反向器所构成，而是可以根据需求，串接更多的反向器。而在此情况下，此无重叠信号缓冲器726中，耦接于逻辑单元724输出端的第奇数个反向器的输出信号，均可作为输入信号INP(M+1)馈入第M+1级架构(下一级架构)的栓锁单元722内。此外，来自第M-1级架构(前一级架构)的无重叠信号缓冲器726的输出信号D(M-1)，可以馈入此无重叠信号缓冲器726中，耦接于逻辑单元724输出端的第偶数个反向器，而同样可以达到延后输出信号D(M)的电压上升时点的目的。
如前述，由于无重叠信号缓冲器726的输出信号D(M)，即图5中所述的取样信号Sa。而透过无重叠信号缓冲器726的运作以延迟输出信号D(M)的电压上升时点，可以缓解取样信号Sa的重叠现象，进而提高取样的精确性。
值得注意的是，为了配合水平时脉信号HCK的正负极性变化，在第M级架构的栓锁单元722中，受到水平时脉信号HCK所控制的晶体管是一N型晶体管，而第M+1级架构的栓锁单元722中，受到水平时脉信号HCK所控制的晶体管为一P形晶体管。也就是说，相邻二级架构的栓锁单元722中，受到水平时脉信号HCK所控制的晶体管的极性相反。同样的，为了配合水平时脉信号HCK的正负极性变化，并使逻辑单元724正常运作，若是水平时脉信号HCK所控制的晶体管为N型，则水平时脉信号HCK必须经过一反向器728反转后，然后再输入逻辑单元724内。
请参照图7所示，为图5的单时脉驱动移位暂存器72另一实施例的电路图。为了简化起见，图中仅就此单时脉驱动移位暂存器72的第M级至第M+1级的架构进行说明。相较于图6的单时脉驱动移位暂存器72，本实施例的无重叠信号缓冲器726的输出信号D(M)，馈入第M+1级架构(下一级架构)的逻辑单元724。同样的，来自第M-1级架构(前一级架构)的无重叠信号缓冲器726的输出信号D(M-1)，是馈入此第M级的逻辑单元724中，以使此逻辑单元724的输出信号的电压上升时点向后延迟。进而使无重叠信号缓冲器726输出信号D(M)的电压的上升时点向后延迟，以缓解输出信号D(M-1)与D(M)的重叠现象，提高取样的精确性。
请参照图8A所示，为图6的单时脉驱动移位暂存器72的仿真输出波形图。此仿真结果是以四级架构的移位暂存器进行仿真。图中的V(STX)即对应至水平起始信号HST，V(CLK)即对应至水平时脉信号HCK，而V(OUT_A1)至V(OUT_A4)分别代表第一级至第四级架构的输出信号，即对应至D(1)至D(4)。
请同时参照图8B所示，为此图8A中相邻二级架构的仿真输出信号V(OUT_A1)与V(OUT_A2)的波形的放大图。相较于图4B传统移位暂存器的输出结果，本发明单时脉驱动移位暂存器的运作显然可以缓和相邻二级架构输出信号V(OUT_A1)与V(OUT_A2)的重叠现象。因此，本发明的移位暂存器可以避免取样信号的重叠现象，以提高取样的精确性，同时确保画面显示的正确性。
以上实施例，是针对源级驱动电路70内的移位暂存器72进行描述。然而，扫描驱动电路80内亦有一移位暂存器(未图标)，依据控制电路60所产生的垂直时脉信号VCK与垂直激活信号VST，而产生扫描信号逐列输入画素矩阵内。此扫描驱动电路80，也可由本发明移位暂存器的设计，改善其输出的扫描信号的重叠现象。以使画素矩阵中各个薄膜晶体管的启闭时间正确无误，进而确保显示数据正确写入画素矩阵中。