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1、(10)申请公布号 CN 104037162 A (43)申请公布日 2014.09.10 CN 104037162 A (21)申请号 201410079669.4 (22)申请日 2014.03.06 13/786,584 2013.03.06 US H01L 23/538(2006.01) H01L 21/768(2006.01) (71)申请人 马克西姆综合产品公司 地址 美国加利福尼亚州 (72)发明人 V汉德卡尔 C劳克林 T周 (74)专利代理机构 永新专利商标代理有限公司 72002 代理人 蔡胜利 (54) 发明名称 底切减轻的晶片级封装 (57) 摘要 本发明提供了晶片级封。
2、装器件和工艺， 其利 用干蚀刻处理来减轻金属晶种层的底切。在实施 方式中， 采用本发明的工艺的用于制造晶片级封 装器件的方法包括 ： 处理基板 ； 将金属晶种层沉 积在所述基板上 ； 沉积和图案化抗蚀剂层 ； 沉积 再分布层结构 ； 去除光致抗蚀剂层 ； 以及干蚀刻 金属晶种层。 在各实施方式中， 采用根据本发明的 示例性工艺的晶片级封装器件包括 ： 基板 ； 设置 在所述基板上的金属晶种层 ； 以及形成在金属晶 种层上的再分布层结构。 金属晶种层被干蚀刻， 从 而底切得以减轻。 (30)优先权数据 (51)Int.Cl. 权利要求书 2 页 说明书 6 页 附图 4 页 (19)中华人民共和。
3、国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书6页 附图4页 (10)申请公布号 CN 104037162 A CN 104037162 A 1/2 页 2 1. 一种晶片级封装器件， 包括 ： 基板 ； 金属晶种层， 其设置在所述基板上 ； 再分布层结构， 其设置在所述金属晶种层上， 其中， 所述金属晶种层已被干蚀刻， 并且 所述金属晶种层的至少一个露出边缘与所述再分布层结构的对应露出边缘至少基本上齐 平。 2. 根据权利要求 1 所述的晶片级封装器件， 其中， 所述基板包括光可限定的电介质膜。 3. 根据权利要求 1 所述的晶片级封装器件， 其中， 所述金属晶种层包括钛晶种。
4、层。 4. 根据权利要求 1 所述的晶片级封装器件， 其中， 所述再分布层结构包括镀铜的再分 布层结构。 5. 根据权利要求 1 所述的晶片级封装器件， 其中， 所述再分布层结构包括宽度小于约 20m 的再分布层金属线。 6. 根据权利要求 5 所述的晶片级封装器件， 其中， 所述再分布层金属线包括宽度为约 12m 的再分布层金属线。 7. 一种电子装置， 包括 ： 印刷电路板 ； 和 晶片级封装器件， 其结合到所述印刷电路板上， 所述晶片级封装器件包括 ： 基板 ； 金属晶种层， 其设置在所述基板上 ； 再分布层结构， 其设置在所述金属晶种层上， 其中， 所述金属晶种层已被干蚀刻， 并且 所。
5、述金属晶种层的至少一个露出边缘与所述再分布层结构的对应露出边缘至少基本上齐 平。 8. 根据权利要求 7 所述的电子装置， 其中， 所述基板包括光可限定的电介质膜。 9. 根据权利要求 7 所述的电子装置， 其中， 所述金属晶种层包括钛晶种层。 10. 根据权利要求 7 所述的电子装置， 其中， 所述再分布层结构包括镀铜的再分布层结 构。 11. 根据权利要求 7 所述的电子装置， 其中， 所述再分布层结构包括宽度小于约 20m 的再分布层金属线。 12.根据权利要求11所述的电子装置， 其中， 所述再分布层金属线包括宽度为约12m 的再分布层金属线。 13. 一种方法， 包括 ： 将金属晶种。
6、层沉积在基板上 ； 将光致抗蚀剂层放置在金属晶种层上 ； 将再分布层结构沉积在所述金属晶种层上 ； 去除所述光致抗蚀剂层 ； 以及 干蚀刻所述金属晶种层， 以减轻底切， 其中， 所述金属晶种层中的至少一个边缘与所述 再分布层结构的对应边缘至少基本上齐平。 14. 根据权利要求 13 所述的方法， 其中， 将金属晶种层沉积在基板上包括将金属晶种 层沉积在半导体晶片上。 权 利 要 求 书 CN 104037162 A 2 2/2 页 3 15. 根据权利要求 13 所述的方法， 其中， 处理基板包括处理光可限定的电介质膜。 16. 根据权利要求 13 所述的方法， 其中， 沉积金属晶种层包括沉积。
7、钛晶种层。 17. 根据权利要求 13 所述的方法， 其中， 沉积再分布层包括电镀铜的再分布层结构。 18.根据权利要求13所述的方法， 其中， 沉积再分布层包括沉积宽度小于20m的再分 布层金属线。 19.根据权利要求18所述的方法， 其中， 沉积再分布层金属线包括沉积宽度为约12m 的再分布层金属线。 20. 根据权利要求 13 所述的方法， 其中， 干蚀刻金属晶种层包括等离子体蚀刻金属晶 种层。 权 利 要 求 书 CN 104037162 A 3 1/6 页 4 底切减轻的晶片级封装 背景技术 0001 多年来， 封装技术已经发展到开发更小、 更便宜、 更可靠和更环保的封装。 例如， 。
8、芯 片级封装技术已经开发成采用表面积不大于集成电路芯片的面积的 1.2 倍的可直接表面 安装的封装。 晶片级封装 （WLP） 是芯片级封装技术， 其涵盖了集成电路芯片在分割之前封装 在晶片级的多种工艺。晶片级封装将晶片制造方法扩展至包括器件互连和器件保护方法。 因此， 晶片级封装通过允许在晶片级对晶片制造、 封装、 测试和烧焊处理一体化而简化了制 造方法。 0002 半导体器件的制造中使用的传统制造方法采用显微光刻法将集成电路图案化到 由诸如硅、 砷化镓等半导体形成的圆形晶片中。 通常， 图案化的晶片被分割成单个集成电路 芯片或裸片， 以将集成电路彼此分开。 单个集成电路芯片使用多种封装技术被。
9、组装或封装， 以形成可以安装到印刷电路板上的半导体器件。 发明内容 0003 本发明描述了一种半导体器件及其制造工艺， 其采用利用干蚀刻处理 （例如， 等离 子体蚀刻） 的晶片级封装工艺， 用于减轻 （例如， 减小、 最小化和 / 或消除） 金属晶种层的底 切。因此可提供大阵列器件， 同时保持晶片级封装 （例如， 更低的成本、 更小的封装尺寸、 高 引脚数等） 中固有的优点。在实施方式中， 采用本发明的工艺的用于制造晶片级封装器件的 方法包括 ： 处理基板 ； 将金属晶种层沉积在所述基板上 ； 沉积和图案化抗蚀剂层 ； 沉积再分 布层结构 ； 去除光致抗蚀剂层 ； 以及干蚀刻金属晶种层。在各实。
10、施方式中， 采用根据本发明 的示例性工艺的晶片级封装器件包括 ： 基板 ； 设置在所述基板上的金属晶种层 ； 以及形成 在金属晶种层上的再分布层结构。金属晶种层被干蚀刻， 从而底切得以减轻。 0004 该发明内容被提供来介绍下文在具体实施方式中进一步描述的简化形式的概念 的选择。该发明内容并不用来标识所要求保护的主题的关键特征或必要特征， 也不用来帮 助确定所要求保护的主题的范围。 附图说明 0005 将参照附图进行详细描述。 说明书和附图的不同实例中可以使用相同的附图标记 表示相似或相同的项目。 0006 图 1 是示意性局部剖面侧视图， 示出了根据本发明的示例性实施方式的晶片级封 装器件，。
11、 其中， 该晶片级封装器件包括 ： 基板 ； 金属晶种层， 其已经利用干蚀刻处理进行了 蚀刻 ； 以及再分布层结构。 0007 图2是示出在用于制造诸如图1所示器件的晶片级封装器件的示例性实施方式中 的方法的流程图。 0008 图 3A 至 3D 是示意性局部剖面侧视图， 示出了根据图 2 所示方法制造诸如图 1 所 示器件的晶片级封装器件。 说 明 书 CN 104037162 A 4 2/6 页 5 具体实施方式 0009 概述 0010 晶片级封装是芯片级封装技术， 其涵盖了集成电路芯片在分割之前在晶片级进行 封装的多种工艺。晶片级封装将晶片制造方法扩展至包括器件互连和器件保护方法。因 。
12、此， 晶片级封装通过允许在晶片级对晶片制造、 封装、 测试和烧焊处理一体化而简化了制造 方法。 与一些封装工艺相比， 晶片级封装一般实现起来成本较低， 这是由于该封装发生在晶 片级， 而其它类型的封装在条级 （strip level） 执行。然而， 大阵列晶片级封装器件包括如 下挑战， 诸如受线 / 空间的设计规则限制的再分布层布线， 以及可受热机械应力影响的板 级可靠性。 0011 大阵列晶片级封装器件中这些挑战中的一些可能至少部分地由金属晶种层的底 切所引起。 在基线晶片级处理中， 金属晶种层的底切通常通过湿蚀刻形成， 由于执行了过度 蚀刻来确保边缘防渗漏。当金属晶种层包括底切时， 在随后。
13、的器件层中的裂纹往往起始于 或靠近底切位置处， 从而导致降低的板级可靠性。 0012 因此， 本发明描述了一种晶片级封装器件和工艺， 其包括利用干蚀刻处理来减轻 （例如， 减小、 最小化和 / 或消除） 金属晶种层的底切。因此可提供大阵列器件同时保持晶片 级封装中固有的优点 （例如， 更低的成本、 更小的封装尺寸、 高引脚数等） 。在实施方式中， 采 用本发明的工艺的用于制造晶片级封装器件的方法包括 ： 处理基板 ； 将金属晶种层沉积在 所述基板上 ； 沉积和图案化抗蚀剂层 ； 沉积再分布层结构 ； 去除光致抗蚀剂层 ； 以及干蚀刻 金属晶种层。在各实施方式中， 采用根据本发明的示例性工艺的晶。
14、片级封装器件包括 ： 基 板 ； 设置在所述基板上的金属晶种层 ； 以及形成在金属晶种层上的再分布层结构。金属晶 种层被干蚀刻， 从而底切得以减轻。 0013 示例性实施方式 0014 图1示出根据本发明的示例性实施方式的晶片级封装器件100。 如图所示， 晶片级 封装器件 100 包括基板 102。基板 102 可包括多种材料。例如， 基板 102 可包括钝化材料、 电介质材料和 / 或半导体材料 （例如， 半导体器件的表面） 。在各实施方式中， 基板 102 可包 括电介质材料 （例如， 聚苯并恶唑 （PBO） 或其它光可限定 （photodefinable） 的电介质膜） 。 在该实施方。
15、式中， 电介质材料可以起到支撑后续层以及用作电绝缘体的作用。在其它实施 方式中， 晶片级封装器件 100 可包括诸如形成在晶片级集成电路封装器件上的电介质膜的 基板102。 在这些实施方式中， 晶片级封装器件100包括其中有时形成有一个或多个集成电 路的基板 102。基板 102 可包括作为半导体晶片基板的一部分的例如硅晶片 （例如， p- 型晶 片、 n-型晶片， 等等） 、 锗晶片， 等等， 其包括形成于其中的一个或多个集成电路。 该集成电路 可在半导体晶片基板的表面附近通过适当的前道工序 （FEOL） 制造工艺来形成。在各实施 方式中， 集成电路可以包括数字集成电路， 模拟集成电路， 混。
16、合信号集成电路， 其组合等等。 该集成电路可通过适当的前道工序 （FEOL） 制造工艺来形成。 0015 如图 1 所示， 晶片级封装器件 100 包括设置在基板 102 上的金属晶种层 104。在各 实施方式中， 金属晶种层 104 包括形成于半导体晶片或如图 1 所示的基板 102 上的金属化 层。金属晶种层 104 的功能是提供低电阻的电路径 （通常用于使得能够在基板表面进行均 匀电镀） ， 适当地附着到基板表面 （通常附着到含氧化物的电介质膜， 例如 PBO） ， 和 / 或以其 它方式与后续的电镀处理可相容。在实施例中， 晶片级封装器件 100 包括形成于基板 102 说 明 书 C。
17、N 104037162 A 5 3/6 页 6 上的钛金属晶种层， 基板 102 包括聚苯并恶唑 （PBO） 薄膜。在该实施例中， 使用钛是因为其 与其它材料良好的粘附性、 其减少原生氧化物的能力、 以及其良好的电气接触性能。此外， 该实施方式中的钛可以通过溅射来沉积， 这将在下面进一步讨论。 在其它实施例中， 金属晶 种层 104 可以包括其它金属或金属合金， 例如铜和铝。在各实施方式中， 金属晶种层 104 可 使用物理气相沉积方法 （例如， 溅射， 离子电镀， 或蒸发） 以及化学气相沉积法进行沉积。在 再分布层结构 106 的形成和干蚀刻步骤之后， 金属晶种层 104 与金属晶种层 10。
18、4 上随后形 成的层 （例如， 再分布层） 基本上齐平 （例如， 金属晶种层 104 的干蚀刻步骤之后露出的侧表 面与再分布层结构基本齐平或平直） 。 下面将进一步讨论的干蚀刻步骤导致金属晶种层104 的底切大幅度减轻， 这提高了再分布层的线 / 空间按比例缩放的能力， 允许较大的阵列， 并 可以提高板级可靠性 （例如， 减少热机械应力） 。例如， 热机械应力常常导致裂纹在金属晶种 层 104 的底切的位置处开始。金属晶种层 104 的底切可以包括在湿蚀刻处理期间无意地和 / 或过度地去除材料 （例如， 经常在再分布层结构 106 的底部） 。在示出底切的具体实施例 中， 具有约 22m 的宽。
19、度的金属晶种层 104 被湿蚀刻， 导致金属晶种层 104 的位于再分布层 结构 106 和基板 102 之间的每个露出侧上出现约 3m 的底切。利用用于蚀刻金属晶种层 104 的干蚀刻处理减轻了该具体实施例中的底切， 因此避免裂缝从金属晶种层 104 的底切 部处开始。 0016 晶片级封装器件 100 还包括形成于金属晶种层 104 上的再分布层结构 106。在各 实施方式中， 再分布层结构 106 包括具有金属线的再分布层， 其中再分布层用作使晶片级 封装器件 100 中的电互连件重新分布的重新布线和互连系统。在一些实施方式中， 再分布 层使设置在集成电路上的导电焊盘与另一部件 （例如，。
20、 焊接凸点） 电互连。 再分布层结构106 还可以包括其它相关部件， 诸如凸点下金属化层 （UBM） 、 接触焊盘等。 在一些实施方式中， 再 分布层结构 106 可以包括图案化的金属薄膜线 （如铝、 铜等） 。在一个具体实施方式中， 再分 布层结构 106 包括已经被电镀在金属晶种层 104 上的图案化薄膜铜线。再分布层结构 106 除了连接到例如焊盘、 柱子或金属线路之外可以与基板 102 和其它部件电绝缘。在另一具 体实施方式中， 晶片级封装器件 100 包括半导体晶片， 其中每个器件构造成具有利用下面 进一步讨论的等离子体蚀刻方法蚀刻的钛金属晶种层104。 在该具体实施方式中， 每个半。
21、导 体器件被设计成包括 2020 焊球网格阵列 （例如， 包括 400 焊球） 。该实施方式所采用的干 蚀刻处理允许再分布层结构 106 实现用于 2020 焊球网格阵列的合适的线 / 空间按比例 缩放的能力， 因为钛金属晶种层 104 的底切大幅度减轻。在类似的实施例中， 钛晶种层被干 蚀刻， 从而导致被设计成包括间距为 0.4mm 的 1616 焊球网格阵列的半导体器件。在一个 具体实施方式中， 再分布层结构106形成在包括铜金属线的金属晶种层104上， 该铜金属线 在其最高点为大约10m并且在其最宽点为大约20m。 利用干蚀刻处理能够实现约20m 或以下的较窄的再分布金属线， 而被湿蚀刻。
22、的晶片级封装器件不能够实现具有 20m 以下 宽度的再分布金属线。在另一个具体实施方式中， 再分布层结构 106 形成在包括最宽点处 为大约 12m 的金属线的金属晶种层 104 上。这些实施例并非是限制性的而仅仅作为实 例 - 在形成再分布层结构 106 中可以利用其它大小和尺寸。 0017 在形成再分布层结构 106 之后， 另外的层 （例如， 电互连件， 封装层， 电介质和 / 或 钝化层， 和 / 或构造成充当结构支撑的层） 可在再分布层结构 106 之外被加到晶片级封装器 件 100 上。另外， 晶片级封装器件 100 可以在另外的层形成之后被单体化为单个半导体器 说 明 书 CN 。
23、104037162 A 6 4/6 页 7 件， 并结合到印刷电路板 （未示出） 上， 由此形成电子装置。印刷电路板可以包括电路板， 用 于机械支撑电子部件和用于利用由层压到非导电基板上的铜片进行蚀刻而形成的导电通 路、 轨道或信号迹线电连接电子部件 （例如， 单个半导体器件） 。 0018 示例性制造方法 0019 图 2 示出示例性方法 200， 其采用晶片级封装工艺来制造包括减轻底切的金属晶 种层 104 的诸如图 1 所示晶片级封装器件 100 的半导体器件。图 3A 到 3D 示出了用于制造 半导体器件 （例如， 图 1 所示的晶片级封装器件 100） 的示例性减轻底切的金属晶种层 。
24、304 的部分 300。 0020 因此， 处理基板 （方块 202） 。图 3A 示出了基板 302 的一部分， 其中， 当该部分利用 合适的FEOL制造工艺被处理时， 该部分包括钝化和/或电介质层 （例如， 光可限定的电介质 膜） 和 / 或半导体基板， 该半导体基板包括形成于其中的一个或多个集成电路。在实施方式 中， 处理基板 302 包括在集成电路的表面上形成电介质膜 （例如， 聚苯并恶唑 （PBO） ） 。在该 实施方式中， 电介质膜可以起到支撑后续层的作用以及充当电绝缘体。 在各实施方式中， 形 成电介质膜包括在基板 302 上旋涂一层电介质膜。在其它实施方式中， 形成电介质膜包括。
25、 其它沉积工艺， 诸如物理气相沉积 （例如， 溅射） 和化学气相沉积。经处理的集成电路可以 按各种方式被构造。例如， 处理集成电路可包括处理数字集成电路、 模拟集成电路、 混合信 号集成电路等。 经处理的集成电路被连接到提供电触头的一个或多个导电层 （例如， 凸点界 面， 再分布层， 等） ， 集成电路通过电触头互连到与基板 302 相关联的其它部件上。另外， 可 以在与其它处理步骤分开的位置处理基板 302。 0021 将金属晶种层沉积在基板上 （方块 204） 。图 3A 示出将金属晶种层 304 沉积在基 板 302 上。在各实施方式中， 沉积金属晶种层 304 可以包括使用 “干” 式。
26、工艺， 例如通过物 理气相沉积 （ “PVD” ）（包括溅射 （例如， DC 和 / 或 RF 等离子体溅射、 偏压溅射、 磁控溅射或电 离金属等离子体 （IMP） 溅射） 、 离子镀或蒸发） ， 或通过化学气相沉积 （ “CVD” ） （例如， 热 CVD， 等离子体增强 CVD（ “PECVD” ） ， 低压 CVD（ “LPCVD” ） ， 高压 CVD（ “HPCVD” ） ， 和金属有机 CVD （ “MOCVD” ） ） 。在一些实施方式中， 沉积金属晶种层 304 可以包括使用 “湿” 化学镀方法进行 沉积。在一个实施方式中， 沉积金属晶种层 304 包括在基板 102（例如， 。
27、聚苯并恶唑 （PBO） 膜） 上溅射钛金属晶种层。当钛是被选择用于沉积的金属时， 通常使用标准的磁控溅射方法 或使用准直溅射或电离溅射来沉积钛。溅射包括从目标 （即， 被沉积的材料源） 喷射材料到 基板 302（例如， PBO 的层） 上。诸如铜、 银、 钨、 铝、 及其合金的其它材料也可以适合用于在 基板 302 上沉积金属晶种层 304。 0022 接下来， 抗蚀剂层被沉积和图案化在金属晶种层上 （方块206） 。 如图3B所示， 抗蚀 剂层 308 被沉积和图案化在金属晶种层 304 上用于随后形成再分布层结构 306。在各实施 方式中， 沉积和图案化抗蚀剂层 308 可利用光刻工艺。光。
28、刻包括利用光将几何图案从光掩 模转移到基板 302 上的光敏化学抗蚀剂层 308 （例如， 光致抗蚀剂） 。在各实施方式中， 通过 将光敏抗蚀剂材料 （例如， 光致抗蚀剂） 旋涂在晶片级封装器件 100 上， 金属晶种层 304 上覆 盖有抗蚀层 308。在各实施方式中， 旋涂包括将抗蚀剂材料的粘性的液体溶液分配到晶片 中， 并且晶片迅速旋转而产生抗蚀剂材料的厚度均匀的层。旋涂方法产生抗蚀剂材料的大 致均匀的薄层， 通常具有大约 5 至 10 纳米的范围内的均匀度。抗蚀剂层 308 中的图案是通 过直接地 （例如， 不使用掩模） 或利用采用光掩模投影的图像将抗蚀剂层 308 进行曝光而形 说 。
29、明 书 CN 104037162 A 7 5/6 页 8 成的。曝光引起如下化学变化， 即， 允许光致抗蚀剂的一部分 （例如， 与期望的图案对应） 被 显影剂溶液去除。 在一个实施方式中， 沉积和图案化抗蚀剂层308包括 ： 将光致抗蚀剂旋涂 在金属晶种层 304 上 ； 使用掩模将光致抗蚀剂的一部分曝光 ； 以及利用显影剂溶液去除抗 蚀剂层 308（例如， 光致抗蚀剂） 的曝光部分。在该实施方式中， 抗蚀剂层 308 的图案区域 的剩余部分 （例如， 未曝光的部分） 用作用于随后形成再分布层结构 306 的图案。在一些实 施方式中， 抗蚀剂层 308 的未曝光部分是被去除的部分而曝光部分是留。
30、下的部分。 0023 然后沉积再分布层结构 （方块 208） 。如图 3B 所示， 再分布层结构 306 沉积在由抗 蚀剂层 308 的被去除部分形成的图案区域中。形成再分布层结构 306 可以包括形成再分布 层以及形成相应的焊盘、 凸点下金属化层 （UBM） 、 硅通孔 （TSV） 、 接线和 / 或金属层和其它电 互连件。 在各实施方式中， 形成再分布层结构306包括形成包括UBM和焊盘的再分布层。 形 成再分布层结构 306 可以包括形成可被施加在钝化层或绝缘层上的诸如多晶硅的导电材 料， 或诸如铝或铜的金属。在一个具体实施方式中， 铜被沉积为再分布层结构 306 中的金属 线。在该实施。
31、方式中， 沉积铜的再分布层结构 306 可以包括利用电镀方法。铜可以利用外 部电极和施加的电流而被电解镀。电镀铜可以包括将晶片级封装器件 100 安装在阴极上和 将晶片级封装器件 100 浸到包含铜离子的电镀液中。惰性阳极 （例如， 铂阳极） 也被浸入铜 离子溶液中。 电压施加在两个电极之间并且电流驱动铜离子朝向晶片级封装器件100， 从而 在金属晶种层 304 上形成金属铜 （例如， 再分布层结构 306 的金属线） 。在其它实施方式中， 沉积铜的再分布层结构306可以包括化学镀 （即， 没有施加磁场的沉积） 、 物理气相沉积方法 （例如， 溅射， 蒸发等） ， 和 / 或化学气相沉积方法。。
32、 0024 在再分布层结构的沉积之后， 剩余的抗蚀剂层不再需要， 并且被从基板去除 （方块 210） ， 留下期望的单层或多层 （例如， 再分布结构 306） 。如图 3C 所示， 留在经过沉积的再分 布层结构306之间的图案化的抗蚀剂层308被去除。 在各实施方式中， 去除抗蚀剂层308通 常采用液体抗蚀剂剥离器， 其化学地改变抗蚀剂层 308， 以便它不再附着到金属晶种层 304 上。在其它实施方式中， 去除抗蚀剂层 308 可包括灰化， 其涉及使用含有氧的等离子体和氧 化抗蚀剂层 308。 0025 在去除抗蚀剂层之后， 金属晶种层被干蚀刻 （方块 212） 。如图 3D 所示， 金属晶。
33、种 层 304 被干蚀刻以去除金属晶种层 304 的位于经过沉积的再分布层结构 306 之间的沟槽中 并且设置在基板 302 上的部分。在各实施方式中， 金属晶种层 304 被等离子体蚀刻， 导致金 属晶种层 304 的一部分去除 （例如， 在剩余抗蚀剂层被去除之前位于剩余抗蚀剂层正下方 的部分） 以及金属晶种层 304 的露出侧 （例如， 干蚀刻后露出的侧） 与再分布层结构 306 的 对应 （例如， 直接相邻、 接触、 和 / 或靠近） 侧或边缘大致齐平 （例如， 水平和 / 或在同一平面 上） 。等离子体蚀刻可包括当晶片级封装器件 100 被处理时来自气体混合物的辉光放电的 高速气流 （。
34、例如， 等离子体） 被引导在金属晶种层 304 处。称为蚀刻物的等离子体源可以是 带电的 （例如， 离子） 或中性的 （例如， 原子和原子团） 。处理期间， 等离子体从被蚀刻材料的 元件 （例如， 金属晶种层 301， 钛为例） 和由等离子体产生的活性组分之间的化学反应产生挥 发性蚀刻产物。被蚀刻的材料利用排出气体去除。干蚀刻防止与板级可靠性有关的后续问 题， 因为干蚀刻 （例如， 等离子体蚀刻） 是各向异性或定向处理并且基本上消除了金属晶种 层 304 中的底切。各向异性蚀刻被用来减少金属晶种层 304 的非充分蚀刻和蚀刻偏差。各 向异性蚀刻是由于等离子体中存在多种离子种类的缘故， 并且电场。
35、将它们垂直地引导到晶 说 明 书 CN 104037162 A 8 6/6 页 9 片级封装器件 100 的表面。在一些实施方式中， 利用干蚀刻处理减小底切约 2-3m （即， 通 常从其它湿蚀刻处理所产生的底切量） 。此外， 金属晶种层的零底切导致再分布层线 / 空间 按比例缩放的能力提高。 0026 一旦干蚀刻处理完成， 可以采用合适的处理来添加额外层和晶片级封装器件 100 的部件并将晶片级封装器件 100 的单个集成电路芯片分割成单个封装。 0027 结论 0028 虽然以专用于结构特征和 / 或处理操作的语言描述了本发明主题， 但是应当理 解， 在所附权利要求中限定的主题并非必须限于上述具体特征或行为。 相反， 上述具体特征 和行为是作为实施权利要求的示例性形式公开的。 说 明 书 CN 104037162 A 9 1/4 页 10 图 1 说 明 书 附 图 CN 104037162 A 10 2/4 页 11 图 2 说 明 书 附 图 CN 104037162 A 11 3/4 页 12 图 3A 图 3B 说 明 书 附 图 CN 104037162 A 12 4/4 页 13 图 3C 图 3D 说 明 书 附 图 CN 104037162 A 13 。