可再构成的半导体装置的配置配线方法、其程序及配置配线装置.pdf

本发明的课题在于提高可再构成的半导体装置的配置配线效率。为了对半导体装置进行配置配线，而基于电路构成的电路描述生成接线对照表，从接线对照表提取应扫描化的顺序电路集合，从应扫描化的顺序电路集合生成写入至存储胞单元的第一集合的第一真值表集合，并从接线对照表的组合逻辑电路集合生成写入至存储胞单元的第二集合的第二真值表集合；所述半导体装置包含构成阵列且相互连接的多个存储胞单元，存储胞单元如果要写入以将由多个地址所特定的输入值的逻辑运算输出至数据线的方式构成的真值表数据，那么作为逻辑要素而动作，或者，如果要写入以将由某地址所特定的输入值输出至连接于其他存储胞单元的地址的数据线的方式构成的真值表数据，那么作为连接要素而动作。

1.  一种可再构成的半导体装置的配置配线方法，其特征在于：
所述半导体装置包含构成阵列并且相互连接的多个存储胞单元，所述存储胞单元如果要写入以将由多个地址所特定的输入值的逻辑运算输出至数据线的方式构成的真值表数据，那么作为逻辑要素而动作，及/或如果要写入以将由某地址所特定的输入值输出至连接于其他存储胞单元的地址的数据线的方式构成的真值表数据，那么作为连接要素而动作；
基于描述着电路构成的电路描述而生成接线对照表；
从所述接线对照表提取应扫描化的顺序电路数据集；
从所述应扫描化的顺序电路数据集，生成用以写入至所述多个存储胞单元中第一集合的第一真值表数据集；且
从所述接线对照表的组合逻辑电路数据集，生成用以写入至所述多个存储胞单元中第二集合的第二真值表数据集。

2.  根据权利要求1所述的配置配线方法，其模拟使被分配所述第一真值表数据集的存储胞单元同步于时钟的执行，及/或模拟使所述多个第二真值表数据集不同步于时钟的执行，而评估所述半导体装置是否实现特定的动作速度。

3.  根据权利要求1或2所述的配置配线方法，其中所述半导体装置在各存储胞单元的每一个中具有地址解码器，该地址解码器对从N条(N为2以上的整数)地址线输入的地址进行解码而将字符选择信号输出至字线；
所述存储胞单元具有多个存储元件，这些多个存储元件连接于所述字线及数据线，分别存储构成真值表的数据，并通过从所述字线输入的所述字符选择信号而对所述数据线输入输出所述数据；且
所述存储胞单元的N条地址线分别连接于所述存储胞单元的其他N个存储胞单元的数据线。

4.  一种配置配线装置，其特征在于：其是进行可再构成的半导体装置的配置配线者；
所述半导体装置包含构成阵列的多个存储胞单元，所述存储胞单元如果要写入 以将由多个地址所特定的输入值的逻辑运算输出至数据线的方式构成的真值表数据，那么作为逻辑要素而动作，及/或如果要写入以将由某地址所特定的输入值输出至连接于其他存储胞单元的地址的数据线的方式构成的真值表数据，那么作为连接要素而动作；
所述配置配线装置包含处理器；
所述处理器：
基于描述着电路构成的电路描述而生成接线对照表；
从所述接线对照表提取应扫描化的顺序电路数据集；
从所述应扫描化的顺序电路数据集，生成用以写入至所述多个存储胞单元中第一集合的第一真值表数据集；且
从所述接线对照表的组合逻辑电路数据集，生成用以写入至所述多个存储胞单元中第二集合的第二真值表数据集。

5.  根据权利要求4所述的配置配线装置，其中所述处理器是以如下方式构成：模拟使被分配所述第一真值表数据集的存储胞单元同步于时钟的执行，及/或模拟使所述多个第二真值表数据集不同步于时钟的执行，而评估所述半导体装置是否实现特定的动作速度。

6.  一种程序，其特征在于：其是用以将可再构成的半导体装置进行配置配线者，所述半导体装置包含构成阵列的多个存储胞单元，所述存储胞单元如果要写入以将由多个地址所特定的输入值的逻辑运算输出至数据线的方式构成的真值表数据，那么作为逻辑要素而动作，及/或如果要写入以将由某地址所特定的输入值输出至连接于其他存储胞单元的地址的数据线的方式构成的真值表数据，那么作为连接要素而动作；且
使处理器执行以下处理：
基于描述着电路构成的电路描述而生成接线对照表；
从所述接线对照表提取应扫描化的顺序电路数据集；
从所述应扫描化的顺序电路数据集，生成用以写入至所述多个存储胞单元中第一集合的第一真值表数据集；及
从所述接线对照表的组合逻辑电路数据集，生成用以写入至所述多个存储胞单元的中第二集合的第二真值表数据集。

7.  根据权利要求6所述的程序，其使处理器执行如下处理：模拟使被分配所述第一真值表数据集的存储胞单元同步于时钟的执行，及/或模拟使所述多个第二真值表数据集不同步于时钟的执行，而评估所述半导体装置是否实现特定的动作速度。

8.  根据权利要求6或7所述的程序，其中所述半导体装置在各存储胞单元的每一个中具有地址解码器，该地址解码器对从N条(N为2以上的整数)地址线输入的地址进行解码而将字符选择信号输出至字线；
所述存储胞单元具有多个存储元件，这些多个存储元件连接于所述字线及数据线，分别存储构成真值表的数据，并通过从所述字线输入的所述字符选择信号而对所述数据线输入输出所述数据；且
所述存储胞单元的N条地址线分别连接于所述存储胞单元的其他N个存储胞单元的数据线。

9.  一种存储介质，其存储根据权利要求4至6中任一项所述的程序。

可再构成的半导体装置的配置配线方法、其程序及配置配线装置
技术领域
本发明涉及一种可再构成的半导体装置的配置配线方法、其程序及配置配线装置。
背景技术
业界广泛使用FPGA(Field-Programmable Gate Array，现场可编程门阵列)等可切换电路构成的PLD(Programmable Logic Device，可编程逻辑器件)。申请人或发明者开发以存储胞单元实现电路构成的“MPLD(Memory-based Programmable Logic Device，基于存储器的可编程逻辑器件)”(注册商标)。MPLD例如示于下述专利文献1。MPLD将称为MLUT(Multi Look-Up-Table，多重查找表)的存储阵列相互连接。MLUT存储真值数据而构成配线要素及逻辑要素。MPLD通过将该MLUT阵列状地排列并相互连接而实现与FPGA大致相同的功能。
另外，MPLD是通过将MLUT用作逻辑要素及配线要素的两者而使逻辑区域及配线区域具有柔软性的装置，与在存储胞单元间的连接中具有专用的切换电路的FPGA不同。
对关于FPGA的最佳配置、配线方法已进行了研究(专利文献2)。在MPLD的配置配线的情况下，MLUT作为逻辑要素及/或连接要素而动作，所以对MLUT的真值表数据的写入意味着逻辑动作的配置及/或MLUT间的配线。因此，用以写入至MLUT的真值表数据的生成相当于MPLD的“配置、配线”，但并未揭示关于MPLD的最佳配置、配线方法。
[背景技术文献]
[专利文献]
[专利文献1]日本专利特开2010-239325号公报
[专利文献2]日本专利特开平8-87537号公报
发明内容
[发明要解决的问题]
MPLD是以相同MLUT实现配线要素及逻辑要素，因此，通过在构成电路时对逻辑 胞的配置进行研究，可减少用作配线要素的MLUT数量。也就是说，由于用作逻辑要素的MLUT数量增加，所以能以更小规模的MPLD实现所需的功能。然而，MPLD是以相同存储胞单元也就是MLUT实现配线要素及逻辑要素，因此，无法使用通过逻辑与配线不同的电路单元而实现的FPGA的配置配线工具的运算法。由于此种状况，需要面向MPLD的配置配线方法。
本实施方式的配置配线方法的目的在于对包含存储胞单元的可再构成的半导体装置，减少配线逻辑所使用的存储胞单元的数量而提高配置配线效率。
[解决问题的技术手段]
解决所述课题的形态由以下项目表示。
1.一种可再构成的半导体装置的配置配线方法，其特征在于：所述半导体装置包含构成阵列并且相互连接的多个存储胞单元，所述存储胞单元如果要写入以将由多个地址所特定的输入值的逻辑运算输出至数据线的方式而构成的真值表数据，那么作为逻辑要素而动作，及/或如果要写入以将由某地址所特定的输入值输出至连接于其他存储胞单元的地址的数据线的方式而构成的真值表数据，那么作为连接要素而动作；
基于描述着电路构成的电路描述而生成接线对照表；
从所述接线对照表提取应扫描化的顺序电路数据集；
从所述应扫描化的顺序电路数据集，生成用以写入至所述多个存储胞单元中第一集合的第一真值表数据集；并
从所述接线对照表的组合逻辑电路数据集，生成用以写入至所述多个存储胞单元中第二集合的第二真值表数据集。
2.根据项目1所述的配置配线方法，其模拟使被分配所述第一真值表数据集的存储胞单元同步于时钟的执行，及/或模拟使所述多个第二真值表数据集不同步于时钟的执行，而评估所述半导体装置是否实现特定的动作速度。
3.根据项目1或2所述的配置配线方法，其中所述半导体装置在各存储胞单元的每一个中具有地址解码器，该地址解码器对从N条(N为2以上的整数)地址线输入的地址进行解码而将字符选择信号输出至字线；
所述存储胞单元具有多个存储元件，这些多个存储元件连接于所述字线及数据线，分别存储构成真值表的数据，并通过从所述字线输入的所述字符选择信号而对所述数据线输入输出所述数据；且
所述存储胞单元的N条地址线分别连接于所述存储胞单元的其他N个存储胞单元的数据线。
4.一种配置配线装置，其特征在于：其是进行可再构成的半导体装置的配置配线者，且
所述半导体装置包含构成阵列的多个存储胞单元，所述存储胞单元如果要写入以将由多个地址所特定的输入值的逻辑运算输出至数据线的方式而构成的真值表数据，那么作为逻辑要素而动作，及/或如果要写入以将由某地址所特定的输入值输出至连接于其他存储胞单元的地址的数据线的方式而构成的真值表数据，那么作为连接要素而动作；
所述配置配线装置包含处理器；
所述处理器：
基于描述着电路构成的电路描述而生成接线对照表；
从所述接线对照表，提取应扫描化的顺序电路数据集；
从所述应扫描化的顺序电路数据集，生成用以写入至所述多个存储胞单元中第一集合的第一真值表数据集；并
从所述接线对照表的组合逻辑电路数据集，生成用以写入至所述多个存储胞单元中第二集合的第二真值表数据集。
5.根据项目4所述的配置配线装置，其中所述处理器是以如下方式构成：模拟使被分配所述第一真值表数据集的存储胞单元同步于时钟的执行，及/或模拟使所述多个第二真值表数据集不同步于时钟的执行，而评估所述半导体装置是否实现特定的动作速度。
6.一种程序，其特征在于：其是用以将可再构成的半导体装置进行配置配线者，所述半导体装置包含构成阵列的多个存储胞单元，所述存储胞单元如果要写入以将由多个地址所特定的输入值的逻辑运算输出至数据线的方式而构成的真值表数据，那么作为逻辑要素而动作，及/或如果要写入以将由某地址所特定的输入值输出至连接于其他存储胞单元的地址的数据线的方式而构成的真值表数据，那么作为连接要素而动作；且
使处理器执行以下处理：
基于描述着电路构成的电路描述而生成接线对照表；
从所述接线对照表，提取应扫描化的顺序电路数据集；
从所述应扫描化的顺序电路数据集，生成用以写入至所述多个存储胞单元中第一集合的第一真值表数据集；及
从所述接线对照表的组合逻辑电路数据集，生成用以写入至所述多个存储胞单元中第二集合的第二真值表数据集。
7.根据项目6所述的程序，其使处理器执行如下处理：模拟使被分配所述第一真值表数据集的存储胞单元同步于时钟的执行，及/或模拟使所述多个第二真值表数据集不同 步于时钟的执行，而评估所述半导体装置是否实现特定的动作速度。
8.根据项目6或7所述的程序，其中所述半导体装置在各存储胞单元的每一个中具有地址解码器，该地址解码器对从N条(N为2以上的整数)地址线输入的地址进行解码而将字符选择信号输出至字线；
所述存储胞单元具有多个存储元件，这些多个存储元件连接于所述字线及数据线，分别存储构成真值表的数据，并通过从所述字线输入的所述字符选择信号而对所述数据线输入输出所述数据；且
所述存储胞单元的N条地址线分别连接于所述存储胞单元的其他N个存储胞单元的数据线。
[发明的效果]
本实施方式的配置配线方法可对包含存储胞单元的可再构成的半导体装置，减少配线逻辑所使用的存储胞单元的数量，从而提高配置配线效率。
附图说明
图1是可同步/非同步切换的MLUT的第一例。
图2是表示MLUT的第一例的图。
图3是存储元件的详细例。
图4是地址解码器的详细例。
图5是表示MLUT的详细例的图。
图6是表示预充电电路的详细例的图。
图7A是ATD电路的详细例。
图7B是在ATD电路中流通的信号的时序图。
图8是可同步/非同步切换的MLUT的第二例。
图9是表示使用可同步/非同步切换的MLUT的MPLD的一例的图。
图10是表示信息处理装置的硬件构成的一例的图。
图11是表示配置配线处理的一例的流程图。
图12表示作为通过逻辑合成而生成的实际电路图的胶合逻辑与F/F的概略。
图13表示通过扫描化重新生成的胶合逻辑与扫描F/F的概略。
图14是表示MLUT分配的评估方法的一例的流程图。
图15是表示MLUT分配评估的例子的概念图。
图16是表示作为逻辑要素动作的MLUT的一例的图。
图17是表示作为逻辑电路动作的MLUT的一例的图。
图18是表示图17中所示的逻辑电路的真值表的图。
图19是表示作为连接要素动作的MLUT的一例的图。
图20是表示图19中所示的连接要素的真值表的图。
图21是表示通过具有4对AD对的MLUT而实现的连接要素的一例的图。
图22是表示1个MLUT作为逻辑要素及连接要素动作的一例的图。
图23表示图22中所示的逻辑要素及连接要素的真值表。
图24是表示通过具有AD对的MLUT而实现的逻辑动作及连接要素的一例的图。
具体实施方式
以下，参考附图依序对(1)可再构成的半导体装置、(2)配置配线手法、(3)使MLUT作为逻辑要素及/或连接要素动作的真值表的例子进行说明。
(1)可再构成的半导体装置
以下，使用两例对具有可同步或非同步切换的MLUT的可再构成的半导体装置进行说明。
(1.1)可同步/非同步切换的MLUT的第一例
图1是可同步/非同步切换的MLUT的第一例。作为可再构成的半导体装置的MPLD20是通过将称作MLUT的实现配线要素及逻辑要素的两者的存储电路相互连接而构成逻辑。MPLD20构成为如图1所示般阵列状地铺设MLUT，并使用地址线LA与数据线LD的对而使MLUT彼此相互连接。MPLD20具有多个包含存储胞单元的MLUT30，并且具有对特定MLUT的地址进行解码而特定成为动作对象的MLUT的MLUT解码器12。MPLD20通过在MLUT30的存储元件中分别存储构成真值表的数据而进行作为逻辑要素、连接要素、或逻辑要素及连接要素而动作的逻辑动作。
MPLD20进而进行存储动作。所谓存储动作是指数据对MLUT30中所含的存储胞单元的写入WD或读取RD。数据对MLUT30的写入也成为真值表数据的覆写，因此存储动作产生真值表数据的再构成。
图2是表示MLUT的第一例的图。图2中所示的MLUT30具有：存储胞阵列110，包含各自存储数据的存储胞；地址解码器120；选择部130，选择从外部供给的外部时钟；及数据输入输出部140，根据外部时钟的选择的有无而进行对存储胞阵列110的数据读取或数据写入。
存储胞阵列具有n×2^m个存储元件，n×2ⁿ个存储元件是配置于2的n次方条字线与n 条位线的连接部分。此外，位线数也可视需要多于n条。图3是存储元件的详细例。在图3中所示的存储元件40中，包含pMOS(positive channel Metal-Oxide-Semiconductor，正通道金属氧化物半导体)晶体管161、162、及nMOS(negative channel Metal-Oxide-Semiconductor，负通道金属氧化物半导体)晶体管163、164、165、166。pMOS晶体管161的源极与pMOS晶体管162的源极连接于VDD(电源电压端)。nMOS晶体管163的汲极与nMOS晶体管164的汲极连接于VSS(接地电压端)。
nMOS晶体管165的汲极连接于位线b。nMOS晶体管165的栅极连接于字线WL。nMOS晶体管166的汲极连接于位线/b。nMOS晶体管166的栅极连接于字线WL。
根据所述构成，在写入动作中，存储元件40通过字线WL的信号电平“H(High，高)”将从位线b及位线/b传递的信号电平保持于pMOS晶体管161、162、nMOS晶体管163、164。在读取动作中，存储元件40通过字线WL的信号电平“H”将保持于pMOS晶体管161、162、nMOS晶体管163、164的信号电平传递至位线b、及位线/b。
图4是表示地址解码器的详细例的图。图4中所示的地址解码器120具有反相器电路120-1、AND电路(与电路)120-2、及AND电路120-3。反相器电路120-1在n条地址信号线的每一条中存在n个。AND电路120-2、120-3分别存在2的n次方个。
反相器电路120-1将从n条地址信号线接收的地址信号的逻辑进行反转，并将经反转的地址信号输出至AND电路120-2。AND电路120-2接收地址信号、及反转地址信号作为输入信号，并在所有输入值的信号电平为“H”时，通过逻辑积运算对第二AND电路输出信号电平“H”的输出。AND电路120-3接收AND电路120-2的输出及内部时钟(下述)作为输入信号，并在所有输入值的信号电平为“H”时，通过逻辑积运算输出信号电平“H”的输出。
字线选择信号的信号电平为“H”，字线非选择信号的信号电平为“L(Low，低)”。以此方式，地址解码器120构成为将信号电平“H”的字线选择信号输出至2的n次方条字线中的1条字线。
此外，在图4的例子中，表示使用内部时钟的例子，但也可为不同步于内部时钟的解码器。此情况下，无需AND电路120-3，AND电路120-2的输出与存储胞的字线连接。
如果参考图2，那么地址解码器120对从n条地址信号线接收的地址信号进行解码，并将作为解码信号的字线选择信号输出至2的n次方条字线WL。
选择部130是基于从外部供给的选择数据而将从外部供给的外部时钟传递至数据输入输出部140的选择电路。选择部130是分别设置于各数据输出线的多个选择电路，选 择电路分别保持从外部供给的选择数据。选择数据也可从存储胞阵列110供给。此情况下，各选择电路分别连接于存储胞阵列110内的特定的存储胞(选择数据用存储胞)，在选择数据用存储胞的信号电平为“H”的情况下，选择数据的信号电平也成为“H”，在选择数据用存储胞的信号电平为“L”的情况下，选择数据的信号电平也成为“L”。选择电路在选择数据的信号电平为“L”的情况下，将外部时钟传递至数据输入输出部140，对应于该选择电路的读取数据Q同步于外部时钟而被读取。选择电路在选择数据的信号电平为“H”的情况下，不将外部时钟传递至数据输入输出部140，对应于该选择电路的读取数据Q非同步于外部时钟地被读取。
数据输入输出部140如果从外部接收允写(WE，Write Enable)的边缘时序(edge timing)及写入数据，那么将该写入数据的信号电平传递至n条位线b、/b，将写入数据写入至存储胞。另外，数据输入输出部140通过将n条位线b、/b的信号电平输出至外部而输出读取数据。
图5是表示MLUT的详细例的图。图4中所示的半导体存储装置100A具备存储胞110、地址解码器120A、120B、选择部130A、比特预充电电路135、数据输入输出部140A。
在图5所示的例子中，存储胞单元110中，X列的2的5次方条字线与Y列的分别作为读取用及写入用而准备的2的2次方×7条及1条位线纵横地形成为格子状，存储胞配置于字线与位线的交叉点。由此，具有2的7次方×(7个+1个)存储胞，其中7个存储胞为所述的选择数据用存储胞。
图2中所说明的地址解码器120在图5中包含X列用的X地址解码器120A及Y列用的Y地址解码器120B，X地址解码器120A及Y地址解码器120B分别连接于地址信号线A0～A4、及地址信号线A5～A6。在地址信号线的数量增加的情况下，如图5所示，可通过区分为X列及Y列的解码器，而在X轴方向上延伸存储胞形状。
选择数据用存储胞保持选择数据，并将选择数据的信号作为S0、S1、……、S6而设为选择电路的控制信号。
X地址解码器120A包含作为地址变化检测部的ATD电路(Address Transition Detect，地址变化检测)121。ATD电路是设置于地址输入端子，检测施加至地址输入端子的地址输入信号的变化并输出变化的地址信号的电路。ATD电路的详细例将使用图6及图7在下文进行叙述。
由于ATD电路只在检测到地址信号的变化时将变化的地址信号输出至X地址解码器120A，因此X地址解码器120A只在地址信号变化时输出字符选择信号，地址信号未 变化时不输出字线选择信号。由此，未发生地址变化时，不输出字线选择信号，因此可防止由干扰噪声引起的写入误动作。另外，X地址解码器120A与图2中所示的地址解码器120相比，减少了将字线活化的地址线的数量，因此在产生地址变异的情况下，可减少噪声经由字线混入至存储胞的可能性。
进而，X地址解码器120A具有用以产生内部时钟的时钟电路122。如下所述，内部时钟也利用于数据输入输出部140的触发器及ATD电路121的同步信号。也可在地址解码器中同步于该内部时钟而抑制字符选择信号的输出不均。另一方面，通过使内部时钟周期短于外部时钟周期，也可兼顾非同步SRAM(Semiconductor Random Access Memory，半导体随机存取存储器)的高速性。
内部时钟也可设为与外部时钟不同的周期，为了不同步于作为非同步SRAM的外部时钟而获得可存取的非同步SRAM的高速性，优选的是内部时钟相比外部时钟为短周期。
此外，在所述说明中，对在X地址解码器120A内设置ATD电路121及时钟电路122的例子进行了说明，但ATD电路121及时钟电路122也可与X地址解码器120A分开设置。然而，为了检测地址变化，ATD电路121必需设置于X地址解码器120A的上段。
Y地址解码器120B也可为多个选择电路，且分别多个地设置于7条数据线的每一条。此情况下，各个选择电路从4对比特对根据地址信号A5、A6而选择1对比特对b、/b作为输出用或输入用数据线。
位线预充电电路135将位线b及位线/b一并预充电至“1”。
图6表示用于1对位线对的位线预充电电路的详细例。用于1对位线对的位线预充电电路135a具有2个PMOS，位线预充电电路135a的输入经由位线b及位线/b而与存储胞连接。而且，位线预充电电路135a的输出经由位线b及位线/b而与Y地址解码器连接。另外，位线预充电电路135a根据内部时钟而将位线对b、/b的信号电平预充电至“H”。此种用于1对位线对的位线预充电电路135a设置于存储胞阵列110的各位线对b、/b的每一对。
如果时钟进入，信号电平成为“H”，那么PMOS断开，因此与VDD的连接也切断，位线以存储胞的信息输出电平。如果时钟的信号电平成为“L”，那么PMOS接通，位线被提升至VDD的电位。如此，只在时钟进入时，位线与存储胞连接，由此可防止由干扰噪声引起的对存储胞的写入误动作。
如果再次返回图5，那么选择部130A是与图2中所示的选择部130同样地分别设 置于数据输出线的每一条的多个选择电路，选择电路分别保持选择数据。选择部130A与选择部130不同的方面在于：选择电路在选择数据的信号电平为“H”的情况下，不将外部时钟传递至数据输入输出部140，而将内部时钟传递至数据输入输出部140。在存储胞阵列110中，追加1条位线设为D7。将D7的编号1的存储胞的内部信号设为S0，将编号2的存储胞的内部信号设为S1，从而将直至编号7的存储胞的内部信号S7为止的信号设为输出锁存器的时钟的内部时钟及外部时钟的选择信号。
由于可在1个比特内保持选择数据，因此可实现存储胞阵列110的小型化。另外，也可不重新设置选择数据存储用的存储胞，而将既存的存储胞用于存储选择数据。
此外，为了从外部将数据直接写入至选择数据，需要用以接收外部数据的寄存器。进而，外部要求寄存器用的写入控制。如果使选择数据写入存储胞，那么可无需新的写入控制而从外部控制选择电路。
由于外部时钟是以固定的周期进入，因此即便地址变化，输出也不会变化，但非同步是如果地址变化，那么根据内部时钟而动作。如此，如果内部时钟相比外部时钟为短周期，那么能以更高的即时性实现数据存取。因此，在与非同步SRAM同样地要求与外部时钟不同步时的高速性的情况下，内部时钟必需设为与外部时钟相比更短的周期。
数据输入输出部140具有设置于输出数据线的每一条的多个触发器(F/F)(在图4所示的例子中为D型触发器)，并在C(CLOCK)端子的上升边缘保持D输入的值作为0输出。也就是，只在时钟时进行输出变化，除此以外则保持信息。由此，可使位线为“H”状态，可实现装置的低电压化中的边界确保。
在所述的例子中，字线为32条，信号电平的劣化较少，因此未显示传感放大器，但在因地址、及存储胞的增加引起字线增加的情况下，也可在比特预充电电路135与Y地址解码器120B之间设置传感放大器或光放大器。
另外，图3中所示的存储胞为单端口的存储胞，但在使用同时进行读取及写入的高速型存储胞的情况下，也可为多端口的存储胞。
如以上说明所示，半导体存储装置100A在未发生地址变化时不输出字线选择信号，因此可防止由干扰噪声引起的写入误动作，并且可在数据线的每一条中进行外部时钟及内部时钟的切换。
图7A是表示ATD电路的一例的图。图7A中所示的ATD电路121如121-1所示般，包含触发器(F/F)、延迟电路(DC，Delayed Circuit)、进行逻辑积运算的AND电路、进行互斥或逻辑运算的XOR电路、进行逻辑和运算的OR电路、传输栅(TG，Transmission Gate)。AND电路、XOR电路及OR电路是以MIL(Module Interconnection Language，模 组互连语言)记号表示。
XOR电路的输入是地址信号、及使该地址信号延迟所得的信号，因此如果在延迟的期间地址信号发生变化，那么检测地址信号的变化，并输出信号电平“H”。如此，ATD电路121是以XOR电路与延迟电路的组合检测地址变化。
图7B表示图7A中所示的ATD电路的时序图。图7A及图7B的Ai相当于来自外部的地址信号输入，ai相当于从图4中所示的反相器电路120-1的上段分支的信号输入，附带上划线的ai为图4中所示的反相器电路120-1的输出信号，Φ1为从TG输入至触发器的时钟的反馈信号，Φ2为输入至AND电路的反馈信号。
触发器接收同步于内部时钟的Φ1作为时钟，并以时钟的边缘的上升保持地址信号。
XOR电路在前周期的地址与现周期的地址不同的情况下，输出信号电平“H”的信号，并将该信号作为Φ2从TG输出。接收Φ2作为时钟的触发器输出以Φ1的周期保持的地址。AND电路在以Φ2的周期从触发器输出的Φ1周期的地址的信号电平与Φ2的信号电平相同的情况下，将Φ1周期的地址作为地址ai输出。如此，ATD电路只在检测到地址变化时将变化的地址信号输出至地址解码器。
(1.2)可同步/非同步切换的MLUT的第二例
图8是可同步/非同步切换的MLUT的第二例。图8中所示的MLUT包含非同步用的存储胞单元40a与同步用的存储胞单元40b的对，且在同步用的存储胞单元40b的后段具有与时钟CLK同步的F/F41。在非同步用的存储胞单元40a及同步用的存储胞单元40b中，分别设置着地址解码器9a及9b，进而，设置着通过动作切换信号选择存储动作或逻辑动作的地址切换电路10、及通过动作切换信号选择读取数据RD或逻辑动作用数据LD的输出数据切换电路11。
将包含构成MPLD20的存储胞单元及其周边电路的电路单元称为MLUT。通过在存储胞单元中存储构成真值表的数据，MLUT作为可再构成的装置的MPLD的构成要素而动作。MPLD用作可再构成的装置的技术性根据叙述如下。
如图2所示，MLUT并不一定需要2个存储胞单元，但由于各MLUT可用于同步/非同步的任一情况，因此，可实现同步存储、顺序电路的逻辑要素、非同步存储、组合逻辑电路的逻辑要素的各种使用方法。
图8中所示的MLUT30在动作切换信号表示逻辑动作的情况下，根据逻辑动作用地址LA输出逻辑动作用数据LD。另外，MLUT30在动作切换信号表示存储动作的情况下，根据存储动作用地址接收写入数据WD，或输出读取数据RD。
地址切换电路10将输入存储动作用地址的n条存储动作用地址信号线、输入逻辑动作用地址信号的n条逻辑动作用地址输入信号线、及输入动作切换信号的动作切换信号线连接。地址切换电路10a以基于动作切换信号而将存储动作用地址、或逻辑动作用地址的任一者输出至n条选择地址信号线的方式动作。如此，地址切换电路10a选择地址信号线的原因在于：存储元件40是接收读取动作及写入动作的任一者的1端口型存储元件。就逻辑动作而言是同时使CE(Chip Enable，芯片赋能)0、CE1活化而输出同步存储输出与非同步存储输出的逻辑和。由此，可表现组合电路及顺序电路。在存储动作时交替地活化而进行特定的存储动作。
例如，进行配线或组合电路的AD对(是指MLUT的逻辑动作用地址线、及与其连接的逻辑动作用数据线的对)在同步用的存储器中存储真值0，并在非同步用的存储器中存储特定的真值而以非同步用存储器的数据进行信号传播。由此，无存储器中的时钟延迟而可构成逻辑电路。另外，顺序电路在同步用存储器中存储特定的真值，在非同步用存储器中设为真值0。由此可构成时钟动作的顺序电路。该情况可不使顺序电路构成中的特殊的F/F动作而为高效。
地址解码器9a、9b对从地址切换电路10供给的从n条地址信号线接收的选择地址信号进行解码，并将解码信号输出至2的n次方条字线。
存储胞单元的n×2ⁿ个存储元件配置于2的n次方条字线、n条写入数据线、与n个输出数据线的连接部分。
输出数据切换电路11是以如下方式动作：如果从n条输出数据线接收信号，那么根据所输入的动作切换信号而将读取数据输出至n条读取数据信号线，或将读取数据输出至逻辑动作用信号线。
(1.3)使用可同步/非同步切换的MLUT的MPLD
图9是表示使用可同步/非同步切换的MLUT的MPLD的一例的图。图9中所示的MPLD20具有多个MLUT30。MLUT30内的矩形是在半导体存储装置中进行说明的能以选择信号切换的设置于数据输出线的每一条的F/F。该F/F相当于数据输入输出部140的F/F。
6方向配置的MLUT(在1个MLUT的周围配置着6个MLUT，位于中心的MLUT与位于周围的6个MLUT分别以1对AD对连接。换句话来说，MLUT的6条地址线分别连接于配置于周围的其他6个MLUT的数据线，MLUT的6条数据线分别连接于MLUT的其他6个MLUT的地址线)可相对于AD对具有均一的连接，但在如乘法电路等那样具有2个CLA(Carry Look Ahead，超前进位)电路的电路中，无法在本MLUT内实现电 路，由于多使用一个MLUT，因此逻辑构成效率较差。另一方面，交替配置(在1个MLUT的周围配置8个MLUT，与位于周围的4个MLUT及AD对连接，其中以2个AD对与2个MLUT连接。例如揭示于日本专利特开2010-239325号公报中)可在邻接的MLUT具有2个AD对，因此，此情况下，交替配置具有优势。
然而，由于交替配置的MLUT可减少作为连接要素动作的MLUT的数量，所以可减少构成所需的逻辑电路的存储元件组块的总量，因此，优选的是尽可能地使用交替配置的MLUT。
另外，在以往方式的MLUT间连接中，相隔配线(相隔配线是指并非近距离配线的将MLUT间接线的AD对的配线。例如揭示于日本专利特开2010-239325号公报中)以AD对7跳过MLUT进行配线，因此在长距离的配线中可节约MLUT。如果使用AD对7在顺序电路中连接必需的F/F，那么F/F具有返回至自身的MLUT的构造。另外，相隔配线与F/F以某程度的比率混合存在。如果以此关系构成顺序电路，那么需要作为连接要素的MLUT，逻辑构成效率较差。
如图9所示，MLUT本身具有F/F，无需为了与位于外部的F/F连接而使用AD对，因此AD对7可全部用于相隔配线。
通过使用可同步/非同步切换的MLUT，MLUT实现的电路也可在MLUT内部区分为必需同步的电路、及无需同步的电路，或者将1个MLUT动态地区分用于必需同步的电路、及无需同步的电路。例如，可在组合电路或配线逻辑中必需非同步时，作为内部时钟在数据线的每一条中进行非同步化，在顺序电路时，以外部时钟在数据线的每一条中进行同步化，以此方式将MLUT针对数据线的每一条进行设定。
(2)配置配线方法
为了进行MPLD的配置配线，必需如下的配置配线方法：从关于抽象的电路动作的硬件描述语言生成接线对照表(连接元件间的配线信息)，并将其分配至实际的数字电路(以下称为“逻辑合成”)。作为MPLD的功能搭载例，可考虑选择经逻辑合成的电路群而从输入引脚逐次配置的方法。然而，关于配置，必须确保其后的电路的配置区域而进行配置。另外，如果不区分组合电路及顺序电路而进行，那么在配置于无F/F的MLUT的情况下，会配置失败而不得不再次进行配置研究。此时，直至到达具有F/F的MLUT为止为配线逻辑，大量使用MLUT，配置配线效率状态较差。
在本实施方式的配置配线方法中，生成将F/F扫描化而成的真值表，并通过MLUT构成F/F。因此，实现所需的逻辑的组合电路、及F/F间的配线要素减少，MPLD的配置配线效率变高。
在C语言中，寄存器及其间的运算成为主动作，寄存器为F/F，运算为组合逻辑，所以基本而言可根据C语言进行逻辑合成。由于根据寄存器指令决定F/F的配置，根据运算的动作生成真值数据，因此即便不经由逻辑电路合成也可进行逻辑合成。以往，再构成装置的逻辑合成，尤其是根据C语言的合成必需一次转换为RTL(Register Transfer Language，寄存器传送语言)描述(Verilog，VHDL(VHSIC Hardware Description Language，高速集成电路硬件描述语言))，其后生成逻辑电路而进行配置配线。为此，必需进行数次信息处理，较为繁杂。在本实施方式的配置配线方法中，可进行根据C语言的逻辑合成，从而可为业界提供简便的方法。
对MPLD而言，真值表的制作、及将该真值表写入至MLUT的作业相当于FPGA的配置配线。以下使用图11～15说明本实施方式的配置配线方法。
此外，配置配线方法通过执行本实施方式的配置配线用的软件程序的信息处理装置而实现。在图10中表示信息处理装置的硬件构成的一例。信息处理装置210具有处理器211、输入部212、输出部213、存储部214及驱动装置215。处理器211将用以设计输入至输入部212的配置/配线用的软件、集成电路的C语言描述或硬件描述语言(HDL，Hardware Description Language)等电路描述语言、及通过执行所述软件而生成的真值表数据存储于存储部214中。另外，处理器211执行配置/配线用的软件而对存储部214中存储的电路描述进行以下所示的配置/配线处理，并将真值表数据输出至输出部213。对输出部213可连接半导体装置100(未图示)，处理器211执行配置配线处理，将所生成的真值表数据经由输出部213写入半导体装置100。输出部213也可与外部网络连接。此情况下，配置配线用的软件程序经由网络而收发。驱动装置215例如为读写DVD(Digital Versatile Disc，数字多功能光盘)、快闪存储器等记录介质217的装置。驱动装置215包含使记录介质217旋转的电动机或在记录介质217上读写数据的读写头等。此外，记录介质217可存储配置配线用的程序。驱动装置215从已设置的记录介质217读取程序。处理器211将通过驱动装置215读取的程序存储于存储部214中。此外，信息处理装置210作为执行本实施方式的配置配线方法的配置配线装置而动作。
图11是表示配置配线处理的一例的流程图。图11中所示的配置配线处理由图10中所示的信息处理装置执行。首先，进行逻辑合成(S101)。所谓逻辑合成在广义上是指生成逻辑动作，但在本实施方式中，在狭义的意义上，表示根据电路描述语言生成接线对照表(描述连接元件间的配线的一览的栅极-电平的设计数据的表现形式)。在图12中，表示作为通过逻辑合成而生成的实际的电路图的胶合逻辑(glue logic)1000A及F/F的概略。逻辑电路中存在组合电路及顺序电路，组合逻辑电路称为胶合-逻辑。
接着，对通过逻辑合成而生成的电路提取应扫描化的F/F(S102)。所谓扫描化是指通过将对逻辑电路内的寄存器进行逻辑合成而成的电路内部的F/F置换为附带扫描功能的F/F(扫描F/F)，而对F/F进行最佳配置。此外，如果F/F随机地被扫描化，那么配线会混线而无法构成有效且较短的连锁配线，因此观察逻辑状态而以形成最佳最短的连锁的方式提取。应扫描化的F/F的提取通过从接线对照表提取F/F而进行。通过提取处理，在接线对照表中，特定应扫描化的F/F。
图13表示通过扫描化重新生成的胶合逻辑、及扫描F/F的概略。通过扫描化，将图12的胶合-逻辑1000A构成为与扫描F/F1100连接的胶合逻辑1000B，并将图12中所示的电路内的F/F置换为扫描F/F1100。另外，由此，扫描F/F1100以夹持胶合逻辑1000B的形状加以配置。如果比较图12与图13，那么可知胶合逻辑与F/F间的连接关系是图12中所示的连接关系的简化。通过此种简化，可大幅地减少F/F与胶合逻辑间的连接所必需的配线逻辑。
关于配置配线，迄今为止的MPLD的配置配线不区别组合电路及顺序电路而将电路配置于MLUT进行配线。MPLD是MLUT中的组合电路或配线包含存储器的存储信息，因此如图12所示，如果胶合逻辑及F/F混合存在并以此状态进行配置配线，那么必需连接F/F与组合逻辑电路的配线逻辑，因此配线逻辑增加而合成效率降低。然而，如果先配置顺序电路，那么连接F/F与组合逻辑电路的配线逻辑的数量相对减少，因此可削减组合电路间的配线逻辑。
根据通过提取处理而特定的应扫描化的F/F生成真值表的数据集(S103)。提取扫描F/F1100。接着，由于在经逻辑合成的F/F间必需多个MLUT，因此将其生成表现组合电路的真值表数据。当然，由于为F/F，也包含配线逻辑，因此在生成的真值表数据中，也包含以配线逻辑表示F/F间的逻辑状态的真值。此处生成的用以分别写入至多个MLUT中的多个真值表数据表现F/F间的连接状态，因此不生成图12中所示的胶合逻辑与F/F间的配线逻辑。
接着，进行F/F的配置(S104)。在此步骤中，进行将F/F用的真值数据分配至经同步选择的MLUT的处理。该处理也为将真值表分配至经模拟的MLUT的处理。此外，该MLUT的模拟中，在将实现电路描述的真值表写入至MLUT的情况下，至少进行计算动作速度的时序分析。因此，在该模拟环境中，计算相当于实现所需的电路描述的MLUT数量的配线长，进而计算因配线长引起的信号延迟，并进行时钟同步等时序分析。
接着，进行胶合逻辑的配置(S105)。在该步骤中，进行将胶合逻辑的真值数据分配至经非同步选择的MLUT的处理。该处理也为将真值表分配至经模拟的MLUT的处理。
此外，在S105中，也可视需要进行MLUT分割或结合。所谓MLUT分割或结合是指将接线对照表制成适于MLUT的接线对照表。分割步骤是以可在分配至1个MLUT的1个真值表中包含特定的逻辑电路的方式将逻辑电路的输入及输出数量设为特定的AD对的数量以下的步骤。结合是为了将构成于MLUT的真值表的数量最佳化，而将可包含于1个MLUT的2个以上的真值表汇总为1个真值表。通过此种MLUT分割或结合，可将构成于MLUT的真值表的数量最佳化。
接着，评估分配真值表的MLUT是否满足特定的MLUT数量、或动作速度等条件(S106)。如果评估满足条件(S106为是(Yes))，那么进行如下处理：生成实际的真值表数据，存储于存储部214，及/或经由输出部213而写入至MPLD，从而使其动作。此时，生成的真值表从步骤S103中所提取的应扫描化的顺序电路数据集(即扫描F/F)生成用以写入至多个MLUT中的第一集合的第一真值表数据集、及从接线对照表的组合逻辑电路数据集生成用以写入至多个MLUT中的第二集合的第二真值表数据集。在不满足条件的情况下(S106为否(No))，返回至S104，重复再次进行F/F及胶合逻辑对MLUT的再配置。
图14是表示MLUT分配的评估方法的一例的流程图。图15是表示MLUT分配评估的例子的概念图。该处理也通过如图10所示的执行存储部中所存储的软件程序的信息处理装置而实现。
首先，对所有MLUT排列优先顺序(S201)。将优先顺序较高的MLUT设为配置对象MLUT(S202)。关于配置对象MLUT，将生成自身的输入信号的MLUT或设置着外部输入的MLUT设为探索对象MLUT(S203)。将从探索基点MLUT位于图15中所示的半径R的圆内的所有MLUT设为配置目的地MLUT的候补(S204)。从候补中随机地选择1个MLUT(S205)。判断配置对象MLUT是否可配置于所选的MLUT(S206)并进行配线(S207)。接着，判断配置对象MLUT的输出是否连接至外部(S208)。在配置对象MLUT的输出连接至外部的情况下(S208、是)，判断是否已配置所有MLUT(S209)，在已配置所有MLUT的情况下(S209、是)，结束处理。如果以图15说明步骤S208的例子，那么判断MLUT2是否与外部n101连接，在已连接的情况下，判断是否已配置所有MLUT0～2，在已配置的情况下，结束处理。
在配置对象MLUT的输出未连接至外部的情况下(S208、否)，将输出目的地的MLUT设为注目MLUT(S210)。例如，在图15中，对MLUT0或MLUT1而言，输出目的地的MLUT成为MLUT2。接着，判断配置对象MLUT的输入目的地的MLUT是否完全配置完毕(S211)。在完全配置完毕的情况下(S211、是)，返回至S203。在配置对象MLUT的输入目的地的MLUT未完全配置完毕的情况下(S211、否)，返回至S202。
(3)使MLUT作为逻辑要素及/或连接要素而动作的真值表的例子
A.逻辑要素
图16是表示作为逻辑要素动作的MLUT的一例的图。图16中所示的MLUT30a、30b分别具有4条逻辑动作用地址线A0～A3、4条逻辑动作用数据线D0～D3、4×16＝64个存储元件40、及地址解码器9。逻辑动作用数据线D0～D3分别串联地连接24个存储元件40。地址解码器9是以基于输入至逻辑动作用地址线A0～A3的信号而选择连接于24条字线的任一条的4个存储元件的方式而构成。该4个存储元件分别连接于逻辑动作用数据线D0～D3，且将存储元件所存储的数据输出至逻辑动作用数据线D0～D3。例如，在对逻辑动作用地址线A0～A3输入适当信号的情况下，能以选择4个存储元件40a、40b、40c、及40d的方式构成。此处，存储元件40a连接于逻辑动作用数据线D0，存储元件40b连接于逻辑动作用数据线D1，存储元件40d连接于逻辑动作用数据线D2，存储元件40d连接于逻辑动作用数据线D3。接着，在逻辑动作用数据线D0～D3中，输出存储元件40a～40d所存储的信号。如此，MLUT30a、30b从逻辑动作用地址线A0～A3接收逻辑动作用地址，并通过该逻辑动作用地址而将地址解码器9选择的4个存储元件40所存储的值作为逻辑动作用数据分别输出至逻辑动作用数据线D0～D3。此外，MLUT30a的逻辑动作用地址线A2与邻接的MLUT30b的逻辑动作用数据线D0连接，且MLUT30a接收从MLUT30b输出的逻辑动作用数据作为逻辑动作用地址。另外，MLUT30a的逻辑动作用数据线D2与MLUT30b的逻辑动作用地址线A0连接，且MLUT30a输出的逻辑动作用数据在MLUT30b中作为逻辑动作用地址接收。例如，MLUT30a的逻辑动作用数据线D2基于输入至MLUT30a的逻辑动作用地址线A0～A3的信号而将连接于逻辑动作用数据线D2的24个存储元件的任一个所存储的信号输出至MLUT30b的逻辑动作用地址A0。同样地，MLUT30b的逻辑动作用数据线D0基于输入至MLUT30b的逻辑动作用地址线A0～A3的信号而将连接于逻辑动作用数据线D0的24个存储元件的任一个所存储的信号输出至MLUT30a的逻辑动作用地址A2。如此，MPLD彼此的连结使用1对地址线及数据线。
此外，在图16中，MLUT30a、30b具有的AD对为4对，AD对的数量并不限于该数量。
图17是表示作为逻辑电路动作的MLUT的一例的图。在本例中，将逻辑动作用地址线A0及A1设为2输入NOR电路(Not Or，或非电路)701的输入，将逻辑动作用地址线A2及A3设为2输入NAND电路(Not And，与非电路)702的输入。接着，构成将2输入NOR电路的输出、及2输入NAND电路702的输出输入至2输入NAND电路703， 并对逻辑动作用数据线D0输出2输入NAND电路703的输出的逻辑电路。
图18是表示图17中所示的逻辑电路的真值表的图。图17的逻辑电路为4输入，因此将输入A0～A3的所有输入用作输入。另一方面，输出只为1个，因此只将输出D0用作输出。接着，该输出D0记载着图17中所示的多个地址所特定的输入值的逻辑运算(如图17所示，逻辑和、或逻辑积)而得的值。在图18中所示的真值表的输出D1～D3的栏中记载着“＊”。这表示可为“0”或“1”的任一值。为了举例而以此方式表示，但在实际中为了再构成而将真值表数据写入MLUT时，必需在这些栏中写入“0”或“1”的任一值。
B.连接要素
图19是表示作为连接要素动作的MLUT的一例的图。在图19中，作为连接要素的MLUT以如下方式动作：将逻辑动作用地址线A0的信号输出至逻辑动作用数据线D1，将逻辑动作用地址线A1的信号输出至逻辑动作用数据线D2，将逻辑动作用地址线A2的信号输出至逻辑动作用数据线D3。作为连接要素的MLUT进而以将逻辑动作用地址线A3的信号输出至逻辑动作用数据线D1的方式动作。
图20是表示图19中所示的连接要素的真值表的图。图19中所示的连接要素为4输入4输出。因此，使用输入A0～A3的所有输入、及输出D0～D3的所有输出。根据图20中所示的真值表，MLUT作为将输入A0的信号输出至输出D1，将输入A1的信号输出至输出D2，将输入A2的信号输出至输出D3，并将输入A3的信号输出至输出D0的连接要素而动作。
图21是表示通过具有AD0、AD1、AD2、及AD3的4对AD对的MLUT而实现的连接要素的一例的图。AD0具有逻辑动作用地址线A0及逻辑动作用数据线D0。AD1具有逻辑动作用地址线A1及逻辑动作用数据线D1。AD2具有逻辑动作用地址线A2及逻辑动作用数据线D2。而且，AD3具有逻辑动作用地址线A3及逻辑动作用数据线D3。在图21中，单点链线表示将输入至AD对0的逻辑动作用地址线A0的信号输出至AD对1的逻辑动作用数据线D1的信号的流通。二点链线表示将输入至第二AD对1的逻辑动作用地址线A1的信号输出至AD对2的逻辑动作用数据线D2的信号的流通。虚线表示将输入至AD对2的逻辑动作用地址线A2的信号输出至AD对3的逻辑动作用数据线D3的信号的流通。实线表示将输入至AD对3的逻辑动作用地址线A3的信号输出至AD对0的逻辑动作用数据线D0的信号的流通。
此外，在图21中，MLUT30具有的AD对为4对，但AD对的数量并不特别限于4。
C.逻辑要素与连接要素的组合功能
图22是表示1个MLUT作为逻辑要素及连接要素而动作的一例的图。在图22所示的例子中，构成如下逻辑电路：将逻辑动作用地址线A0及A1设为2输入NOR电路121的输入，将2输入NOR电路121的输出、及逻辑动作用地址线A2设为2输入NAND电路122的输入，并对逻辑动作用数据线D0输出2输入NAND电路122的输出。另外，同时构成将逻辑动作用地址线A3的信号输出至逻辑动作用数据线D2的连接要素。
在图23中表示图22中所示的逻辑要素及连接要素的真值表。图22的逻辑动作使用输入D0～D3的3个输入，将1个输出D0用作输出。另一方面，图23的连接要素构成将输入A3的信号输出至输出D2的连接要素。
图24是表示通过具有AD0、AD1、AD2、及AD3的4对AD对的MLUT实现的逻辑动作及连接要素的一例的图。与图21中所示的MLUT同样地，AD0具有逻辑动作用地址线A0及逻辑动作用数据线D0。AD1具有逻辑动作用地址线A1及逻辑动作用数据线D1。AD2具有逻辑动作用地址线A2及逻辑动作用数据线D2。而且，AD3具有逻辑动作用地址线A3及逻辑动作用数据线D3。如上所述，MLUT30以1个MLUT30实现3输入1输出的逻辑动作、及1输入1输出的连接要素的2个动作。具体来说，逻辑动作将AD对0的逻辑动作用地址线A0、AD对1的逻辑动作用地址线A1、及AD对2的逻辑动作用地址线A2用作输入。而且，将AD对0的逻辑动作用数据线D0的地址线用作输出。另外，连接要素如虚线所示般将输入至AD对3的逻辑动作用地址线A3的信号输出至AD对2的逻辑动作用数据线D2。
以上说明的实施方式只是作为典型例而列举的，该各实施方式的构成要素的组合、变形及变化对业者而言明确，且明确业者可不脱离本发明的原理及权利要求所记载的发明的范围而进行所述实施方式的各种变形。
[符号的说明]
20 MPLD
30 MLUT
100  半导体装置