薄膜半导体装置以及薄膜半导体装置的制造方法.pdf

薄膜半导体装置包括：具备遮光性的栅电极（51）、第1绝缘层（120）、沟道层（54）、第2绝缘层（131）、源电极（53）以及漏电极（52）的半导体元件部（50）；以及具备由透明导电性材料形成的第1电容电极（61）、电介质层（120）和第2电容电极（62）的电容部（60）；栅电极（51）、沟道层（54）以及第2绝缘层（131）层叠为俯视时外形轮廓线一致。

权利要求书
1.   一种薄膜半导体装置，具备基板和互相分离地形成于所述基板上的半导体元件部以及电容部，
所述半导体元件部具备：
形成于所述基板上的遮光性的栅电极；
形成于所述栅电极上的第1绝缘层；
形成于所述第1绝缘层上的沟道层；
形成于所述沟道层上的第2绝缘层；以及
形成于所述第2绝缘层上的源电极以及漏电极；
所述电容部具备：
由透明导电性材料形成于所述基板上的第1电容电极；
由与所述第1绝缘层相同的材料形成于所述第1电容电极上的电介质层；以及
由与所述源电极以及所述漏电极的至少一方相同的导电性材料形成于所述电介质层上的第2电容电极；
所述栅电极、所述沟道层以及所述第2绝缘层层叠为俯视时外形轮廓线一致。

2.   如权利要求1所述的薄膜半导体装置，
所述栅电极包括：
由所述透明导电性材料形成的第1栅电极；以及
由遮光性导电性材料形成于所述第1栅电极上的第2栅电极。

3.   如权利要求1或2所述的薄膜半导体装置，
所述半导体元件部还具备接触层，所述接触层介于所述第2绝缘层与所述源电极之间以及所述第2绝缘层与所述漏电极之间，与所述沟道层的侧面接触。

4.   如权利要求3所述的薄膜半导体装置，
所述电容部还在所述电介质层与所述第2电容电极之间具备由与所述接触层相同的材料形成的中间层。

5.   如权利要求1～4中的任意一项所述的薄膜半导体装置，
所述沟道层由结晶性硅薄膜形成。

6.   如权利要求1～5中的任意一项所述的薄膜半导体装置，
所述半导体元件部还在所述沟道层上具备非结晶性的本征硅薄膜。

7.   如权利要求6所述的薄膜半导体装置，
所述第2栅电极、所述沟道层、所述非结晶性的本征硅薄膜以及所述第2绝缘层层叠为俯视时外形轮廓线一致。

8.   如权利要求1～7中的任意一项所述的薄膜半导体装置，
所述第2绝缘层由有机材料形成。

9.   一种薄膜半导体装置的制造方法，包括：
第1工序，准备基板；
第2工序，在所述基板上由遮光性导电性材料形成栅电极，并且在与所述栅电极分离的位置由透明导电性材料形成第1电容电极；
第3工序，在所述栅电极上以及所述第1电容电极上形成第1绝缘层；
第4工序，在所述第1绝缘层上形成半导体层；
第5工序，在所述半导体层上形成第2绝缘层；
第6工序，通过对所述半导体层进行蚀刻而在与所述栅电极重叠的位置形成沟道层；以及
第7工序，在所述第2绝缘层上的与所述沟道层重叠的位置形成源电极以及漏电极，并且在所述第1绝缘层上的与所述第1电容电极重叠的位置形成第2电容电极；
在所述第5工序中，在所述半导体层上形成了所述第2绝缘层后，通过曝光工序和显影工序，使与所述栅电极重叠的位置的所述第2绝缘层残存，并且将与所述第1电容电极重叠的位置的所述第2绝缘层除去，所述曝光工序从所述基板的与形成有所述栅电极以及所述第1电容电极的面相反侧的面，将所述栅电极用作掩模且以使所述第2绝缘层感光的光对所述第2绝缘层进行曝光，所述显影工序使所述第2绝缘层显影；
在所述第6工序中，通过蚀刻的工序，将所述半导体层作为与所述栅电极重叠的位置的所述沟道层而残存，并且从与所述第1电容电极重叠的位置除去所述半导体层，由此所述栅电极、所述沟道层以及所述第2绝缘层形成为俯视时外形轮廓线一致。

10.   如权利要求9所述的薄膜半导体装置的制造方法，
所述栅电极包括第1栅电极和形成于所述第1栅电极上的第2栅电极；
所述第2工序包括：
在所述基板上由所述透明导电性材料同时形成所述第1栅电极和所述第1电容电极的工序；以及
在所述第1栅电极上由遮光性导电性材料形成所述第2栅电极的工序。

11.   如权利要求9或10所述的薄膜半导体装置的制造方法，
所述半导体层为使所述光透射的厚度。

12.   如权利要求11所述的薄膜半导体装置的制造方法，
所述半导体层的厚度为30nm以上且200nm以下。

13.   如权利要求11或12所述的薄膜半导体装置的制造方法，
所述半导体层由层叠结晶硅层和非晶硅层而形成；
所述非晶硅层的厚度为50nm以下。

14.   如权利要求9～13中的任意一项所述的薄膜半导体装置的制造方法，
所述栅电极包括：由所述透明导电性材料与所述第1电容电极一体形成的第1栅电极；以及由所述遮光性导电性材料形成于所述第1栅电极上的第2栅电极；
在所述第2工序中，使用半色调掩模同时形成所述第1栅电极、所述第2栅电极以及所述第1电容电极。

说明书薄膜半导体装置以及薄膜半导体装置的制造方法
技术领域
本发明涉及薄膜半导体装置，特别涉及显示装置的像素电路所用的薄膜半导体装置。
背景技术
近年来，作为替换液晶显示器的下一代平板显示器之一的利用有机材料的EL（Electro luminescence：电致发光）的有机EL显示器受到关注。
有机EL显示器与电压驱动型的液晶显示器不同，为电流驱动型的显示设备。因此，作为有源矩阵方式的显示装置的驱动电路，急切要求开发出具有优异的特性的薄膜晶体管（TFT：Thin Film Transistor）。薄膜晶体管用作为对像素进行选择的开关元件或者对像素进行驱动的驱动晶体管等。
参照图11，对以往的像素电路的结构进行说明。图11所示的像素电路900包括基板910和形成于基板910上的半导体元件部以及电容部。半导体元件部为将栅电极921、栅极绝缘膜930、结晶硅层941、非晶硅层951、沟道保护层960、一对接触层971及972、源电极981以及漏电极982层叠于基板910上而构成的底栅型的薄膜晶体管。电容部通过将第1电容电极922、作为电介质层而起作用的栅极绝缘膜930、第1硅层942、第2硅层952、第3硅层973、第2电容电极983层叠于基板910上而构成。
上述的半导体元件部是为了保护作为沟道层而起作用的结晶硅层941不受蚀刻处理影响而具有沟道保护层960的沟道保护型（蚀刻阻挡型）的薄膜晶体管。沟道保护型的薄膜晶体管，例如如专利文献1、2所公开，能够防止由蚀刻处理引起的对沟道层的损伤，能够抑制在基板910内特性不均一增大。另外，沟道保护型的薄膜晶体管能够将沟道层薄膜化。结果，能够降低寄生电阻成分而使导通特性提高，所以对高精细化有利。
专利文献1：特开2001‑119029号公报
专利文献2：特开昭64‑004071号公报
发明内容
在上述结构的像素电路900中，沟道保护层960通过例如对有机材料进行图案形成而有选择地形成于与结晶硅层941的沟道区域重叠的位置。此时，如果将栅电极921作为掩模而从背面侧（图11的下侧）进行曝光，则第1电容电极922成为掩模从而在电容部也会残存有机材料。因此，为了对沟道保护层960进行图案形成，需要从上面侧（图11的上侧）进行曝光。于是，如图11所示，由于沟道保护层960的宽度比栅电极921窄，所以在沟道保护层960的左右区域（图11的由椭圆包围的区域）产生寄生电容，产生难以高精细化的课题。
另外，结晶硅层941、非晶硅层951以及接触层971、972通过将源电极981以及漏电极982作为掩模而进行蚀刻来形成。此时，由与源电极981以及漏电极982相同材料形成的第2电容电极983成为掩模，在电容部还残存第1～第3硅层942、952、973。其结果，电容部成为MIS（Metal‑Insulator‑Semiconductor：金属‑绝缘体半导体），产生电容值根据电压而变化的课题。
因此，本发明是鉴于上述课题而完成的，其目的在于提供一种包括寄生电容较小的半导体元件部和MIM（Metal‑Insulator‑Metal：金属‑绝缘体‑金属）型的电容部的薄膜半导体装置。
本发明的一方式所涉及的薄膜半导体装置具备基板和互相分离地形成于所述基板上的半导体元件部以及电容部。所述半导体元件部具备：形成于所述基板上的遮光性的栅电极；形成于所述栅电极上的第1绝缘层；形成于所述第1绝缘层上的沟道层；形成于所述沟道层上的第2绝缘层；以及形成于所述第2绝缘层上的源电极以及漏电极。所述电容部具备：由透明导电性材料形成于所述基板上的第1电容电极；由与所述第1绝缘层相同的材料形成于所述第1电容电极上的电介质层；以及由与所述源电极以及所述漏电极的至少一方相同的导电性材料形成于所述电介质层上的第2电容电极。并且，所述栅电极、所述沟道层以及所述第2绝缘层层叠为俯视时外形轮廓线一致。
根据本发明，能够得到包括寄生电容小的半导体元件部和MIM型的电容部的薄膜半导体装置。
附图说明
图1是表示薄膜半导体阵列基板的图。
图2是实施方式所涉及的有机EL显示器的立体图。
图3是表示像素电路的电路结构的图。
图4是表示实施方式所涉及的薄膜半导体装置的结构的俯视图。
图5是图4的线段A处的剖面图。
图6A是表示栅极布线层中的各构成要素的位置关系的图。
图6B是表示第2栅电极与结晶硅层的位置关系的图。
图6C是表示第2栅电极、结晶硅层与非晶硅层的位置关系的图。
图6D是表示第2栅电极、结晶硅层、非晶硅层与沟道保护层的位置关系的图。
图7A是示意性表示实施方式所涉及的薄膜半导体装置的制造方法中的基板准备工序的剖面图。
图7B是示意性表示实施方式所涉及的薄膜半导体装置的制造方法中的栅电极/第1电容电极形成工序的剖面图。
图7C是示意性表示实施方式所涉及的薄膜半导体装置的制造方法中的形成有栅电极以及第1电容电极的状态的剖面图。
图7D是示意性表示实施方式所涉及的薄膜半导体装置的制造方法中的栅极绝缘膜形成工序的剖面图。
图7E是示意性表示实施方式所涉及的薄膜半导体装置的制造方法中的结晶硅薄膜形成工序的剖面图。
图7F是示意性表示实施方式所涉及的薄膜半导体装置的制造方法中的非晶硅薄膜形成工序的剖面图。
图7G是示意性表示实施方式所涉及的薄膜半导体装置的制造方法中的绝缘膜形成工序的剖面图。
图7H是示意性表示实施方式所涉及的薄膜半导体装置的制造方法中的沟道保护层形成工序的剖面图。
图7I是示意性表示实施方式所涉及的薄膜半导体装置的制造方法中的结晶硅层/非晶硅层形成工序的剖面图。
图7J是示意性表示实施方式所涉及的薄膜半导体装置的制造方法中的接触层用薄膜形成工序的剖面图。
图7K是示意性表示实施方式所涉及的薄膜半导体装置的制造方法中的源电极/漏电极形成工序的剖面图。
图8是表示变形例1所涉及的薄膜半导体装置的结构的剖面图。
图9是表示变形例2所涉及的薄膜半导体装置的结构的俯视图。
图10是表示变形例1所涉及的薄膜半导体装置的栅极布线层中的各构成要素的位置关系的图。
图11是表示以往的像素电路的结构的剖面图。
符号说明
1：薄膜半导体阵列基板，10：有机EL显示器，11：层间绝缘膜，12：阳极，13：有机EL层，14：透明阴极，15：堤栏，20：薄膜晶体管阵列装置，21、21’：栅极布线，21a：第1栅极布线，21b：第2栅极布线，22：源极布线，23：电源布线，30、900：像素电路，40：第1晶体管，41、51、921：栅电极，41a、51a：第1栅电极，41b、51b：第2栅电极，42、53、981：源电极，43、52、982：漏电极，44、54、941：结晶硅层，45、55、951：非晶硅层，50：第2晶体管，51M：遮光性导电性材料，54M：结晶硅薄膜，55M：非晶硅薄膜，60：电容器，61、922：第1电容电极，61M：透明导电性材料，62、983：第2电容电极，90：掩模，100、100’：像素，110、910：基板，120、930：栅极绝缘膜，131、132、960：沟道保护层，131M：绝缘膜，141、142、971、972：接触层，141M：接触层用薄膜，143：硅层，942：第1硅层，952：第2硅层，973：第3硅层。
具体实施方式
本发明的一方式所涉及的薄膜半导体装置具备基板和互相分离地形成于所述基板上的半导体元件部以及电容部。所述半导体元件部具备：形成于所述基板上的遮光性的栅电极；形成于所述栅电极上的第1绝缘层；形成于所述第1绝缘层上的沟道层；形成于所述沟道层上的第2绝缘层；以及形成于所述第2绝缘层上的源电极以及漏电极。所述电容部具备：由透明导电性材料形成于所述基板上的第1电容电极；由与所述第1绝缘层相同的材料形成于所述第1电容电极上的电介质层；以及由与所述源电极以及所述漏电极的至少一方相同的导电性材料形成于所述电介质层上的第2电容电极。并且，所述栅电极、所述沟道层以及所述第2绝缘层层叠为俯视时外形轮廓线一致。
根据上述结构，在俯视时栅电极与沟道保护层的外形轮廓线一致。由此，在沟道保护层的左右区域，栅电极与源电极以及漏电极不重叠，所以能够削减该区域的寄生电容。另外，不存在介于第1电容电极与第2电容电极之间的半导体层，所以能够形成MIM型的电容部。
作为一例，所述栅电极也可以包括：由所述透明导电性材料形成的第1栅电极；以及由遮光性导电性材料形成于所述第1栅电极上的第2栅电极。
进而，所述半导体元件部也可以具备接触层，所述接触层介于所述第2绝缘层与所述源电极之间以及所述第2绝缘层与所述漏电极之间，与所述沟道层的侧面接触。
进而，所述电容部也可以还在所述电介质层与所述第2电容电极之间具备由与所述接触层相同的材料形成的中间层。
另外，所述沟道层也可以由结晶性硅薄膜形成。
进而，所述半导体元件部也可以在所述沟道层上具备非结晶性的本征硅薄膜。
另外，所述第2栅电极、所述沟道层、所述非结晶性的本征硅薄膜以及所述第2绝缘层也可以层叠为俯视时外形轮廓线一致。
另外，所述第2绝缘层也可以由有机材料形成。
本发明的一方式所涉及的薄膜半导体装置的制造方法包括：第1工序，准备基板；第2工序，在所述基板上由遮光性导电性材料形成栅电极，并且在与所述栅电极分离的位置由透明导电性材料形成第1电容电极；第3工序，在所述栅电极上以及所述第1电容电极上形成第1绝缘层；第4工序，在所述第1绝缘层上形成半导体层；第5工序，在所述半导体层上形成第2绝缘层；第6工序，通过对所述半导体层进行蚀刻而在与所述栅电极重叠的位置形成沟道层；以及第7工序，在所述第2绝缘层上的与所述沟道层重叠的位置形成源电极以及漏电极，并且在所述第1绝缘层上的与所述第1电容电极重叠的位置形成第2电容电极。在所述第5工序中，在所述半导体层上形成了所述第2绝缘层后，通过曝光工序和显影工序，使与所述栅电极重叠的位置的所述第2绝缘层残存，并且将与所述第1电容电极重叠的位置的所述第2绝缘层除去，所述曝光工序从所述基板的与形成有所述栅电极以及所述第1电容电极的面相反侧的面，将所述栅电极用作掩模且以使所述第2绝缘层感光的光对所述第2绝缘层进行曝光，所述显影工序使所述第2绝缘层显影。在所述第6工序中，通过蚀刻的工序，将所述半导体层作为与所述栅电极重叠的位置的所述沟道层而残存，并且从与所述第1电容电极重叠的位置除去所述半导体层，由此所述栅电极、所述沟道层以及所述第2绝缘层形成为俯视时外形轮廓线一致。
通过如上述方法那样由遮光性导电性材料形成栅电极，并且从基板的背面侧对第2绝缘层进行曝光，可进行自对准，使得第2绝缘层的外形轮廓线与栅电极的外形轮廓线一致。另外，通过将第2绝缘层作为掩模而对半导体层进行蚀刻，能够从第1以及第2电容电极之间除去半导体层。即，根据上述方法，能够比较容易地得到上述结构的薄膜半导体装置。
另外，所述栅电极也可以包括第1栅电极和形成于所述第1栅电极上的第2栅电极。并且，所述第2工序也可以包括：在所述基板上由所述透明导电性材料同时形成所述第1栅电极和所述第1电容电极的工序；以及在所述第1栅电极上由遮光性导电性材料形成所述第2栅电极的工序。
另外，所述半导体层也可以为使所述光透射的厚度。
另外，所述半导体层的厚度也可以为30nm以上且200nm以下。
另外，所述半导体层也可以由层叠结晶硅层和非晶硅层而形成。所述非晶硅层的厚度也可以为50nm以下。
非结晶性的本征硅薄膜，对曝光工序中的光的吸收率较高，如果过厚，则无法使必要的曝光量到达第2绝缘层，有可能曝光会变得不充分。或者，为了得到必要的曝光量需要长时间的曝光工序，有可能使生产率显著降低。但是，如果增强在曝光工序中使用的光的光量，则非结晶性的本征硅薄膜的厚度也能够设为50nm以上。
另外，所述栅电极也可以包括：通过所述透明导电性材料与所述第1电容电极一体形成的第1栅电极；以及由所述遮光性导电性材料形成于所述第1栅电极上的第2栅电极。并且，在所述第2工序中，也可以使用半色调掩模同时形成所述第1栅电极、所述第2栅电极以及所述第1电容电极。
根据上述构成，能够通过1工艺形成第1栅电极、第2栅电极以及第1电容电极。
以下，参照附图，对本发明所涉及的薄膜半导体装置及其制造方法进行说明。另外，本发明基于权利要求的记载而确定。由此，下面的实施方式中的构成要素之中权利要求没有记载的构成要素不是达到本发明的课题所必须的。即，以下的实施方式是用于对本发明的更优选的方式进行说明的。另外，各图为示意图，未必严格地进行了图示。
（实施方式）
参照图1以及图2，对本发明的实施方式所涉及的有机EL（Electroluminescence，电致发光）显示器（有机EL显示面板）10以及图像显示装置用的薄膜晶体管阵列装置（以下，简称为“薄膜晶体管阵列装置”）20进行说明。另外，图1是表示薄膜半导体阵列基板1的图。图2是作为本发明的实施方式所涉及的显示装置的一例的有机EL显示器10的立体图。
首先，薄膜半导体阵列基板1如图1所示，包括多个（在图1中为2个）有机EL显示器10。另外，有机EL显示器10如图2所示，从下层开始，为薄膜晶体管阵列装置20、层间绝缘膜（平坦化膜）11（在图2中省略图示）、阳极（下部电极）12、有机EL层（有机发光层）13以及透明阴极（上部电极）14的层叠构造体。另外，在阳极12以及有机EL层13之间层叠有空穴输送层（省略图示），在有机EL层13以及透明阴极14之间层叠有电子输送层（省略图示）。
在薄膜晶体管阵列装置20，以行列状（矩阵状）配置有多个像素100。各像素100由分别设置的像素电路30驱动。另外，薄膜晶体管阵列装置20具备行状配置的多条栅极布线21、以与栅极布线21交叉的方式列状配置的多条源极布线（信号布线）22和与源极布线22平行地延伸的多条电源布线23（在图2中省略图示）。
该栅极布线21按每行连接于像素电路30的各自中所含的作为开关元件工作的薄膜晶体管的栅电极41（在图2中省略图示）。源极布线22按每列连接于像素电路30的各自中所含的作为开关元件工作的薄膜晶体管的源电极42（在图2中省略图示）。电源布线23按每列连接于像素电路30的各自中所含的作为开关元件工作的薄膜晶体管的漏电极52（在图2中省略图示）。
接下来，参照图3以及图4，对像素100的构造进行说明。另外，图3是表示像素100所含的像素电路30的电路图。图4是表示像素100的结构的俯视图。
像素电路30如图3所示，包括作为开关元件工作的第1晶体管40、作为驱动元件工作的第2晶体管50和存储显示于对应的像素的数据的电容器60。
第1晶体管40包括连接于栅极布线21的栅电极41、连接于源极布线22的源电极42和连接于电容器60以及第2晶体管50的栅电极51的漏电极43。该第1晶体管40，在向所连接的栅极布线21以及源极布线22施加电压时，将施加于该源极布线22的电压值作为显示数据而保存于电容器60。
第2晶体管50包括栅电极51、连接于电源布线23以及电容器60的漏电极52和源电极53。该第2晶体管50从电源布线23通过源电极53向阳极12供给与电容器60保持的电压值对应的电流。
即，上述结构的有机EL显示器10采用按位于栅极布线21与源极布线22的交点的每个像素100进行显示控制的有源矩阵方式。
另外，如图4所示，第1晶体管40的漏电极43与第2晶体管50的栅电极51经由接触孔70电连接。另外，第2晶体管的源电极53经由中继电极80电连接于阳极12（在图4中省略图示）。
进而，如图4所示，栅极布线21以及栅电极41、51分别通过层叠2种金属而构成。具体地，栅极布线21通过将第1栅极布线21a与第2栅极布线21b层叠而构成。栅电极41通过将第1栅电极41a与第2栅电极41b层叠而构成。栅电极51通过将第1栅电极51a与第2栅电极51b层叠而构成。
接下来，参照图5以及图6A～图6D，对第2晶体管50以及电容器60的详细结构进行说明。图5是图4的线段A处的剖面图。图6A～图6D是用于对俯视像素100时的各构成要素的位置关系进行说明的图。另外，第1晶体管40的结构与第2晶体管50相同，所以以第2晶体管50为中心进行说明。
首先，如图5所示，第2晶体管（半导体元件部）50与电容器（电容部）60形成为在共同的基板110上互相分离。第2晶体管50是在基板110上按顺序层叠栅电极51、栅极绝缘膜（第1绝缘层）120、结晶硅层54、非晶硅层55、沟道保护层131、一对接触层141及142、源电极53以及漏电极52而构成的底栅型的薄膜晶体管。电容器60通过在基板110上按顺序层叠第1电容电极61、作为电介质层工作的栅极绝缘膜120、硅层143和第2电容电极62而构成。
基板110为包括例如石英玻璃、无碱玻璃、高耐热性玻璃等玻璃材料的玻璃基板。另外，为了防止玻璃基板中所含的钠和/或磷等杂质侵入结晶硅层54，也可以在基板110上形成包含氮化硅膜（SiNx）、氧化硅（SiOy）或者氮氧化硅（SiOyNx）等的底涂层。另外，底涂层在激光退火等高温热处理工艺中，也起到使对基板110的热影响缓和的作用。底涂层的膜厚可以设为例如100nm～2000nm左右。
栅电极51以及第1电容电极61以预定形状图案形成于基板110上。更具体地，栅电极51为图案形成于基板110上的第1栅电极51a与图案形成于第1栅电极51a上的第2栅电极51b的层叠构造体。另外，第1电容电极61以与第1栅电极51a相同的材料图案形成于基板110上。
在本实施方式中，如图6A所示，第1栅极布线21a与第1晶体管40的第1栅电极41a形成为连续的单个图案，第2晶体管50的第1栅电极51a与第1电容电极61形成为连续的单个图案。而且，分别地，第2栅极布线21b在第1栅极布线21a上形成为独立的图案，第1晶体管40的第2栅电极41b在第1栅电极41a上形成为独立的图案，第2晶体管50的第2栅电极51b在第1栅电极51a上形成为独立的图案。
第1栅电极51a以及第1电容电极61由透明导电性材料形成。透明导电性材料的具体例子没有特别限定，例如能够使用ITO（Indium TinOxide，氧化铟锡）、SnO2、In2O3、ZnO等。
另一方面，第2栅电极51b由遮光性导电性材料形成。遮光性导电性材料的具体例子没有特别限定，例如可以使用钼（Mo）、铝（Al）、铜（Cu）、钨（W）、钛（Ti）、铬（Cr）以及钼钨合金（MoW）等。栅电极51的膜厚可以设为例如20～500nm左右。
栅极绝缘膜（第1绝缘层）120以覆盖栅电极51以及第1电容电极61的方式，形成于基板110上的整个面。即，栅极绝缘膜120在第2晶体管50的区域作为栅极绝缘膜起作用，在电容器60的区域作为电介质层起作用。
栅极绝缘膜120可以包括例如氧化硅（SiOy）、氮化硅（SiNx）、氮氧化硅膜（SiOyNx）、氧化铝（AlOz）或者氧化钽（TaOw）的单层膜或者它们的层叠膜。栅极绝缘膜120的膜厚能够设为例如50nm～300nm。
另外，在本实施方式中，将第2晶体管50的沟道区域形成于结晶硅层54，所以优选对栅极绝缘膜120使用氧化硅。氧化硅适于使结晶硅层54与栅极绝缘膜120的界面状态良好，由此使第2晶体管50的阈值电压特性提高。
结晶硅层（沟道层）54是图案形成于栅极绝缘膜120上的与栅电极51重叠的位置的半导体膜，具有通过栅电极51的电压控制载流子的移动的区域即预定的沟道区域。第2晶体管50的沟道长度定义为沟道保护层131的宽度。
在本实施方式中，如图6B所示，第2晶体管50的第2栅电极51b与结晶硅层54层叠为俯视时外形轮廓线一致。在这里，所谓“外形轮廓线一致”，指第2栅电极51b与结晶硅层54为相同形状（形以及面积相同）并且第2栅电极51b与结晶硅层54在水平方向上不错位地配置。同样，第1晶体管40的第2栅电极41b与结晶硅层44层叠为俯视时外形轮廓线一致。
结晶硅层54为具有结晶性的组织构造的结晶性硅薄膜，包含微晶硅薄膜或者多晶硅薄膜。结晶硅层54能够通过例如将非结晶性的非晶质硅（非晶硅）结晶化而形成。另外，结晶硅层54能够设为具有非晶硅（非结晶硅）与结晶性硅的混晶构造的硅薄膜。在该情况下，为了得到优异的导通特性，优选至少增大沟道区域的结晶性硅的比例。结晶硅层54与非晶硅层55合起来的膜厚能够设为例如30nm～200nm左右（来自后述的背面的曝光光透射的程度）。另外，结晶硅层54所含的硅晶体的主面方位优选为“100”。由此，能够形成结晶性优异的结晶硅层54。
另外，结晶硅层54中的结晶硅的平均晶粒直径为5nm～1000nm左右，在结晶硅层54中，还包含上述那样的平均晶粒直径为100nm以上的多晶或者平均晶粒直径为10nm～100nm的被称为微晶（μc）的微晶体。
非晶硅层（背沟道层）55图案形成于结晶硅层54上。在本实施方式中，如图6C所示，第2晶体管50的第2栅电极51b、结晶硅层54与非晶硅层55层叠为俯视时外形轮廓线一致。同样，第1晶体管40的第2栅电极41b、结晶硅层44与非晶硅层45层叠为俯视时外形轮廓线一致。
非晶硅层55由例如没有特意进行杂质的掺杂的非晶硅膜（本征非晶硅（intrinsic amorphous silicon））形成。该非晶硅层55的定域能级密度（捕获密度）比结晶硅层54高。即，能够通过非晶硅层55的负载流子的电荷密度将沟道保护层131的正的固定电荷抵消而进行电场屏蔽。由此，能够抑制背沟道的形成，能够抑制截止时的泄漏电流，所以第2晶体管50的截止特性提高。另外，非晶硅层55的膜厚优选为50nm以下。
沟道保护层（第2绝缘层）131图案形成于非晶硅层55上的与沟道区域重叠的位置。在本实施方式中，如图6D所示，第2晶体管50的第2栅电极51b、结晶硅层54、非晶硅层55与沟道保护层131层叠为俯视时外形轮廓线一致。同样，第1晶体管40的第2栅电极41b、结晶硅层44、非晶硅层45与沟道保护层132层叠为俯视时外形轮廓线一致。
沟道保护层131作为保护包含沟道区域的半导体层（结晶硅层54、非晶硅层55）的沟道蚀刻阻挡（CES）层而起作用。即，沟道保护层131具有防止在形成一对接触层141、142时的蚀刻处理时将结晶硅层54以及非晶硅层55蚀刻的功能。
在形成沟道保护层131的材料中，能够使用主要含有包含硅、氧以及碳的有机材料的有机材料。本实施方式中的沟道保护层131能够通过对感光性涂敷型的有机材料进行图案形成以及固化而形成。
另外，在构成沟道保护层131的有机材料中，含有例如有机树脂材料、表面活性剂、溶剂以及感光剂。作为有机树脂材料，能够使用包含聚酰亚胺、丙烯酸、聚酰胺、聚酰亚胺酰胺、抗蚀剂或者苯并环丁烯等中的1种或者多种的感光性或者非感光性的有机树脂材料。作为表面活性剂，能够使用包含硅氧烷等硅化合物的表面活性剂。作为溶剂，能够使用丙二醇单甲基醚乙酸酯或者1,4‑二噁烷等有机溶剂。另外，作为感光剂，可以使用二叠氮基萘醌等正型感光剂。另外，在感光剂中，不仅包含碳，还包含硫磺。
在形成沟道保护层131的情况下，能够使用旋涂法等涂敷法形成上述的有机材料。另外，在沟道保护层131的形成中，不仅能够使用涂敷法，还能够使用液滴排出法等其他的方法。例如，通过使用丝网印刷和/或胶版印刷等能够形成预定的图案的印刷法等，也能够有选择地形成预定形状的有机材料。
沟道保护层131的膜厚能够设为例如300nm～1000nm。沟道保护层131的膜厚的下限通过考虑蚀刻的余裕以及抑制沟道保护层131中的固定电荷的影响等而决定。另外，沟道保护层131的膜厚的上限通过考虑抑制伴随着接触层141、142和/或源电极53以及漏电极52的高低差的增大而产生的工艺可靠性的下降而决定。
一对接触层141、142图案形成为覆盖沟道保护层131、非晶硅层55以及结晶硅层54。另外，接触层141与接触层142互相隔着预定的间隔对向配置。进而，接触层142延伸到电容器60的位置。
更具体地，接触层141形成为跨于沟道保护层131的上表面的一部分、沟道保护层131的一侧（图5的左侧）的侧面、非晶硅层55的一侧（图5的左侧）的侧面以及结晶硅层54的一侧（图5的左侧）的侧面。而且，接触层141与结晶硅层54的一侧的侧面接触。
另外，接触层142形成为跨于沟道保护层131的上表面的一部分、沟道保护层131的另一侧（图5的右侧）的侧面、非晶硅层55的另一侧（图5的右侧）的侧面以及结晶硅层54的另一侧（图5的右侧）的侧面，进而在栅极绝缘膜120上延伸到电容器60的位置。而且，接触层142与结晶硅层54的另一侧的侧面接触。
接触层141、142为高浓度含有杂质的非晶质半导体膜，为含有1×1019atm/cm3以上的高浓度杂质的n＋层。更具体地，接触层141、142能够包括在非晶硅中掺杂了磷（P）作为杂质的n型半导体膜。另外，接触层141、142的膜厚能够设为例如5nm～100nm。
另外，接触层141、142也可以包括下层的低浓度的电场缓和层（n－层）和上层的高浓度的接触层（n＋层）这2层。在低浓度的电场缓和层中，掺杂有1×1017atm/cm3左右的磷。上述2层可以在CVD（Chemical VaporDeposition：化学汽相沉积）装置中连续地形成。
源电极53以及漏电极52图案形成于接触层141、142以及栅极绝缘膜120上的与沟道区域重叠的位置。另外，源电极53以及漏电极互相隔着预定的间隔对向配置。
更具体地，源电极53在接触层141上形成为跨于沟道保护层131的上表面的一部分、沟道保护层131的一侧的侧面、非晶硅层55的一侧的侧面以及结晶硅层54的一侧的侧面。同样，漏电极52在接触层142上形成为跨于沟道保护层131的上表面的一部分、沟道保护层131的另一侧的侧面、非晶硅层55的另一侧的侧面、结晶硅层54的另一侧的侧面以及电容器60。另外，漏电极52的与第1电容电极61重叠的部分作为第2电容电极62而起作用。
第2电容电极62以与源电极53以及漏电极52的至少一方相同材料，形成于接触层142上的与第1电容电极61重叠的位置。另外，在本实施方式中，如图4所示，电源布线23的一部分作为第2电容电极62而起作用。
在本实施方式中，源电极53、漏电极52以及第2电容电极62能够设为导电性材料及其合金等的单层构造或者多层构造。例如，能够包含铝（Al）、钼（Mo）、钨（W）、铜（Cu）、钛（Ti）以及铬（Cr）等。在本实施方式中，源电极53、漏电极52以及第2电容电极62通过MoW/Al/MoW三层构造形成。源电极53、漏电极52以及第2电容电极62的膜厚可以设为例如100nm～500nm左右。
根据上述结构的第2晶体管50，如使用图6A～图6D所说明那样，第2栅电极51b与沟道保护层131在俯视时外形轮廓线一致。由此，在图5所示的剖面中，沟道保护层131的下表面的左右端部位于第2栅电极51b的左右侧面的延长线上。结果，在沟道保护层131的左右区域栅电极51与源电极53以及漏电极52不重叠，所以能够削减该区域的寄生电容。另外，图5所示的沟道保护层131为截面面积从下表面朝向上表面变小的锥形状，所以只要至少沟道保护层131的下表面的外形轮廓线与第2栅电极51b、结晶硅层54以及非晶硅层55的外形轮廓线一致即可。
另外，根据上述结构的电容器60，介于第1电容电极61与第2电容电极62之间的硅层只有接触层142。膜厚5nm～100nm左右的接触层142的有无几乎不对电容器60的功能有所影响，所以电容器60实质能够视为MIM型的电容部。
接下来，参照图7A～图7K，对本发明的实施方式所涉及的薄膜半导体装置的制造方法进行说明。图7A～图7K是示意性表示本发明的实施方式所涉及的薄膜半导体装置的制造方法中的各工序的构成的剖面图。
首先，如图7A所示，准备基板110。另外，在形成栅电极51以及第1电容电极61之前，也可以通过等离子CVD等在基板110上形成包括氮化硅膜、氧化硅膜以及氮氧化硅膜等的底涂层。
接下来，如图7B以及图7C所示，在基板110上，形成预定形状的栅电极51以及第1电容电极61。在这里，对同时（1工艺）形成第1栅电极51a、第2栅电极51b以及第1电容电极61的方法进行说明，但并不限定于此，也可以逐层按顺序形成。
首先，如图7B所示，在基板110的上表面整个区域，通过溅射形成构成第1栅电极51a以及第1电容电极61的透明导电性材料61M。接着，在透明导电性材料61M的上表面整个区域，通过溅射形成构成第2栅电极51b的遮光性导电性材料51M。
接下来，使用光刻法，在遮光性导电性材料51M上形成掩模90。这里形成的掩模90为使透明导电性材料61M以及遮光性导电性材料51M双方残存的区域的厚度相对较厚、仅使透明导电性材料61M残存的区域的厚度相对较薄的半色调掩模（halftone mask）。
然后，使用湿式蚀刻法，对遮光性导电性材料51M以及透明导电性材料61M进行图案形成。由此，如图7C所示，能够形成预定形状的栅电极51以及第1电容电极61。另外，在湿式蚀刻中，可以使用例如将磷酸（HPO4）、硝酸（HNO3）、醋酸（CH3COOH）以及水以预定的配比混合而成的药液而进行。
接下来，如图7D所示，在基板110的上表面整个区域形成栅极绝缘膜120，以覆盖栅电极51以及第1电容电极61。例如，通过等离子CVD等形成包含氧化硅的栅极绝缘膜120。氧化硅可以通过例如以预定的浓度比导入硅烷气（SiH4）和一氧化二氮气（N2O）而成膜。
接下来，如图7E所示，在栅极绝缘膜120的上表面整个区域，形成要成为结晶硅层54的结晶硅薄膜54M。结晶硅薄膜54M能够通过下述过程形成：例如，通过等离子CVD等进行包含非晶硅（非晶质硅）的非晶硅薄膜的成膜，在进行脱氢退火处理后，使非晶硅薄膜退火而结晶化。另外，非晶硅薄膜能够通过以预定的浓度比导入硅烷气（SiH4）和氢气（H2）而成膜。
另外，在本实施方式中，通过使用了受激准分子激光的激光退火而使非晶硅薄膜结晶化，但作为结晶化的方法，也可以使用下述方法：使用了波长370～900nm左右的脉冲激光的激光退火法、使用了波长370～900nm左右的连续振荡激光的激光退火法或者使用急速热处理（RTP）进行的退火法。另外，也可以不将非晶硅薄膜结晶化，而通过由CVD进行的直接成长等方法进行结晶硅薄膜54M的成膜。
然后，通过对结晶硅薄膜54M进行氢等离子处理，来对于结晶硅薄膜54M的硅原子进行氢化处理。氢等离子处理通过下述过程进行：将例如H2、H2/氩（Ar）等含有氢气的气体作为原料，通过高频（RF）功率产生氢等离子，将该氢等离子照射于结晶硅薄膜54M。通过该氢等离子处理，硅原子的悬空键（缺陷）以氢封端，结晶硅薄膜54M的结晶缺陷密度降低从而结晶性提高。
接下来，如图7F所示，在结晶硅薄膜54M的上表面整个区域，形成要成为非晶硅层55的非晶硅薄膜55M。非晶硅薄膜55M能够通过下述过程形成：例如，通过等离子CVD等进行非晶硅（非晶质硅）的成膜，并进行脱氢退火处理。
非晶硅薄膜55M对后述的曝光工序中的光的吸收率较高。因此，如果将非晶硅薄膜55M的膜厚设得过厚，则有可能绝缘膜131M的曝光会变得不充分。或者，为了得到必要的曝光量而需要长时间的曝光，有可能使生产率显著降低。因此，非晶硅薄膜55M的厚度优选为50nm以下。但是，如果增强在曝光工序中使用的光的光量，则非晶硅薄膜55M的厚度也可以设为50nm以上。
接下来，如图7G所示，在非晶硅薄膜55M的上表面整个区域，形成要成为沟道保护层131的绝缘膜131M。具体地，首先，通过预定的涂敷方式在非晶硅薄膜55M上涂敷构成沟道保护层131的有机材料，通过进行旋涂和/或开缝涂敷（slit coat）而在非晶硅薄膜55M的上表面整个区域形成绝缘膜131M。有机材料的膜厚能够通过有机材料的粘度和/或涂敷条件（转速、叶片的速度等）控制。另外，作为绝缘膜131M的材料，可以使用包含硅、氧以及碳的感光性涂敷型的有机材料。
接下来，在约110℃的温度下对绝缘膜131M进行约60秒时间的预焙烧，对绝缘膜131M进行临时烧结。由此，绝缘膜131M所含的溶剂气化。然后，将第2栅电极51b作为掩模而从基板110的背面（与形成有栅电极51以及第1电容电极61的面相反侧的面）照射使绝缘膜131M感光的光，使绝缘膜131M曝光。然后，通过对曝光的绝缘膜131M进行图案形成，如图7H所示，在与第2栅电极51b重叠的区域形成预定形状的沟道保护层131。
接下来，在280℃～300℃的温度下对图案形成的沟道保护层131进行约1小时的后焙烧，对沟道保护层131进行正式烧结而将其固化。由此，有机成分的一部分气化以及分解，能够形成改善了膜质的沟道保护层131。
通过这样将包含遮光性导电性材料的第2栅电极51b作为掩模而对绝缘膜131M进行曝光，可进行自对准，使得第2栅电极51b与沟道保护层131的下表面的外形轮廓线一致。由此，在沟道保护层131的左右区域，第2栅电极51b与源电极53以及漏电极52不重叠，所以能够削减在该区域产生的寄生电容。另一方面，包含透明导电性材料的第1电容电极61使曝光光透射，所以电容器60的位置的绝缘膜131M被除去。
另外，如果要通过以往的制造方法得到上述结构的薄膜半导体装置，则需要进行用于沟道保护层131的自对准的背面曝光和用于电容器60的位置的绝缘膜131M的除去的表面曝光。与此相对，如果如本实施方式那样由透明导电性材料形成第1电容电极61，则能够通过1次背面曝光实现。即，与以往相比能够大幅度削减制造工序。
另外，若对绝缘膜131M进行图案形成，则沟道保护层131会变得比所希望的大小稍小。即，沟道保护层131的下表面的外形轮廓线向栅电极51的上表面的外形轮廓线的内侧后退。另外，结晶硅层54以及非晶硅层55如后所述以沟道保护层131为掩模而形成，所以与沟道保护层131相同，向第2栅电极51b的外形轮廓线的内侧后退。因此，在本说明书中，在制造工艺中产生的0.5μm以内的误差包含于“外形轮廓线一致”的范围内。
接下来，以沟道保护层131为掩模，对结晶硅薄膜54M以及非晶硅薄膜55M实施干式蚀刻。由此，如图7I所示，在与栅电极51重叠的位置，同时形成结晶硅层54以及非晶硅层55。
通过将沟道保护层131用作为掩模，结晶硅层54以及非晶硅层55的外形轮廓线与沟道保护层131的下表面的外形轮廓线一致。由此，能够使在后述的工序中形成的接触层141、142与结晶硅层54的侧面直接接触。结果，在源电极53以及漏电极52与结晶硅层54之间的电流路径中不包含高电阻的非晶硅层55，所以能够降低导通电阻。另外，能够将电容器60的位置的结晶硅薄膜54M以及非晶硅薄膜55M除去。
接下来，如图7J所示，以覆盖沟道保护层131的上表面以及两侧面、结晶硅层54以及非晶硅层55的两侧面以及栅极绝缘膜120的上表面的方式，形成要成为接触层141、142的接触层用薄膜141M。例如，通过等离子CVD，进行包含掺杂了磷等5价元素的杂质的非晶硅的接触层用薄膜141M的成膜。
另外，接触层用薄膜141M也可以包括下层的低浓度的电场缓和层和上层的高浓度的接触层这2层。低浓度的电场缓和层能够通过掺杂1×1017atm/cm3左右的磷而形成。上述2层能够在例如CVC装置中连续地形成。
接下来，在接触层用薄膜141M上，图案形成源电极53、漏电极52以及第2电容电极62。在该情况下，首先，通过例如溅射进行要成为源电极53、漏电极52以及第2电容电极62的源漏金属膜的成膜。然后，在源漏金属膜上形成图案形成为了预定形状的抗蚀剂，通过实施湿式蚀刻而对源漏金属膜进行图案形成。此时，接触层用薄膜141M作为蚀刻阻挡层而起作用。然后，通过将抗蚀剂除去，如图7K所示，能够形成预定形状的源电极53、漏电极52以及第2电容电极62。
接下来，通过以源电极53以及漏电极52为掩模实施干式蚀刻，形成接触层用薄膜141M。另外，在干式蚀刻中，优选使用氯类气体。
在该工序中，在源电极53以及漏电极52之下形成一对接触层141、142，在第2电容电极62之下形成硅层143。这样，能够制造图5所示的本发明的实施方式所涉及的薄膜半导体装置。
接下来，图示省略，对制造本实施方式所涉及的有机EL显示器10的方法进行说明。具体地，对在上述的薄膜晶体管阵列装置20上按顺序层叠层间绝缘膜11、堤栏15、阳极12、有机EL层13以及透明阴极14的方法进行说明。
首先，在源电极53以及漏电极52上，形成层间绝缘膜11。然后，通过光刻法、蚀刻法，形成贯通层间绝缘膜11的贯通孔（图示省略）。该贯通孔之后成为将阳极12与中继电极80连接的接触孔（图示省略）。
接下来，在层间绝缘膜11上的与各像素100的边界对应的位置形成堤栏15。进而，在层间绝缘膜11上，在堤栏15的开口部内按每个像素100形成阳极12。此时，构成阳极12的材料填充于贯通孔，形成接触孔。经由该接触孔，将阳极12与中继电极80电连接。
阳极12的材料为例如钼、铝、金、银、铜等导电性金属或者它们的合金、PEDOT：PSS等有机导电性材料、氧化锌或者添加铅的氧化铟中的任何一种材料。通过真空蒸镀法、电子束蒸镀法、RF溅射法或者印刷法等制作包含这些材料的膜，形成电极图案。
在阳极12上，在堤栏15的开口部内按每个像素100形成有机EL层13。该有机EL层13通过将空穴注入层、空穴输送层、发光层、电子输送层以及电子注入层等各层层叠而构成。例如，能够作为空穴注入层使用铜酞菁，作为空穴输送层使用α‑NPD（二[N‑（1‑萘基）‑N‑苯基]联苯胺），作为发光层使用Alq3（三（8‑氢氧化喹啉）铝），作为电子输送层使用噁唑衍生物，作为电子注入层使用Alq3。另外，这些材料只不过是一例，也可以使用其他的材料。
透明阴极14是连续形成于有机EL层13上的具有透射性的电极。透明阴极14的材料为例如ITO、SnO2、In2O3、ZnO或者它们的组合等。
（变形例1）
接下来，参照图8，对上述实施方式的变形例1进行说明。图8是与图5对应的图。另外，与上述实施方式的共同点的说明省略，以不同点为中心进行说明。
图8所示的薄膜半导体装置在第2晶体管50的栅电极51仅包括遮光性导电性材料这一点与图5不同。图8所示的薄膜半导体装置能够通过在对栅电极51以及第1电容电极61的一方进行图案形成后对另一方进行图案形成而制造。这样，制造工序与上述实施方式相比增加，但由于不需要与图5的第1栅电极51a相当的图案，所以能够将第2晶体管50薄膜化。
（变形例2）
接下来，参照图9以及图10，对上述实施方式的变形例2进行说明。图9以及图10分别是与图4以及图6A对应的图。另外，与上述实施方式的共同点的说明省略，以不同点为中心进行说明。
图9所示的像素100’在与栅电极41、51不同的层形成有栅极布线21’，这一点与图4不同。即，图9所示的像素100’在图5所示的源电极53以及漏电极52上形成钝化膜（图示省略），在钝化膜上形成栅极布线21’。从而，栅极布线21’经由将栅极绝缘膜120以及钝化膜连通的连接孔71连接于栅电极41。结果，如图10所示，在与第1栅电极41a、51a以及第1电容电极61相同层不需要与图4的第1栅极布线21a相当的图案。
底栅型的薄膜晶体管需要在沟道层之前先形成栅电极41、51，所以形成栅电极41、51的材料需要能够承受沟道层的激光结晶化工序中的温度（600℃左右）的较高耐热性。然而，一般耐热性较高的材料电阻较高，所以如果如图4所示通过与栅电极41、51相同的材料形成栅极布线21，则布线电阻升高。
因此，如图9所示，通过将栅极布线21’形成于栅电极41、51之上的层，能够分别通过适合的材料构成栅极布线21’以及栅电极41、51。即，只要通过低电阻的材料形成栅极布线21’、通过高耐热性的材料形成栅电极41、51即可。
另外，在栅极布线21与源极布线22以及电源布线23的交叉部分，产生寄生电容。在这里，钝化膜与栅极绝缘膜120相比较，能够自由设定膜厚。因此，通过将栅极布线21与源极布线22以及电源布线23配置于该钝化膜的上下，能够降低寄生电容。
以上，参照附图对本发明的实施方式进行了说明，但本发明并不限定于图示的实施方式。能够对图示的实施方式，在与本发明相同的范围内，或者均等的范围内，施加各种修正和/或变形。
本发明可有利地利用于在显示装置中用于像素电路等的薄膜半导体装置。