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1、(10)申请公布号 CN 103137511 A (43)申请公布日 2013.06.05 CN 103137511 A *CN103137511A* (21)申请号 201110383474.5 (22)申请日 2011.11.25 H01L 21/66(2006.01) H01L 23/544(2006.01) G01B 7/26(2006.01) G01N 27/00(2006.01) (71)申请人 中芯国际集成电路制造 （上海） 有限 公司 地址 201203 上海市浦东新区张江路 18 号 (72)发明人 甘正浩 三重野文健 冯军宏 (74)专利代理机构 北京集佳知识产权代理有限 。
2、公司 11227 代理人 骆苏华 (54) 发明名称 硅通孔测试结构及对应的测试方法 (57) 摘要 一种硅通孔测试结构， 包括 ： 半导体衬底， 位 于半导体衬底内的硅通孔， 位于所述硅通孔侧壁 和底部表面的绝缘层， 位于所述绝缘层表面的填 充满硅通孔的导电材料 ； 位于所述半导体衬底内 且围绕所述硅通孔设置的重掺杂区 ； 位于所述半 导体衬底表面的介质层， 位于所述介质层表面的 金属互连层， 所述硅通孔中的导电材料与第一金 属互连层电学连接， 所述重掺杂区与第二金属互 连层电学连接， 且所述硅通孔中的导电材料与重 掺杂区电学隔离。当偏置电压施加在硅通孔的导 电材料和重掺杂区两端， 既可以通。
3、过测量两者之 间是否有漏电流来判断绝缘层是否完整， 又可以 通过测量两者之间的电容值来判断硅通孔的深度 是否达到标准值， 一举两得， 且测试过程简单方 便。 (51)Int.Cl. 权利要求书 2 页 说明书 7 页 附图 3 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书7页 附图3页 (10)申请公布号 CN 103137511 A CN 103137511 A *CN103137511A* 1/2 页 2 1. 一种硅通孔测试结构， 其特征在于， 包括 ： 半导体衬底， 位于半导体衬底内的硅通孔， 位于所述硅通孔侧壁和底部表面的绝缘层， 位于所述绝。
4、缘层表面的填充满硅通孔的导电材料 ； 位于所述半导体衬底内且围绕所述硅通孔设置的重掺杂区 ； 位于所述半导体衬底表面 的介质层， 位于所述介质层表面的第一金属互连层和第二金属互连层， 所述硅通孔中的导 电材料与第一金属互连层电学连接， 所述重掺杂区与第二金属互连层电学连接， 且所述硅 通孔中的导电材料与重掺杂区电学隔离。 2. 如权利要求 1 所述的硅通孔测试结构， 其特征在于， 所述重掺杂区围绕硅通孔形成 环状。 3. 如权利要求 1 所述的硅通孔测试结构， 其特征在于， 当所述硅通孔的导电材料与重 掺杂区之间施加偏置电压时， 所述靠近硅通孔侧壁和底面的半导体衬底形成耗尽区。 4. 如权利要。
5、求 3 所述的硅通孔测试结构， 其特征在于， 所述重掺杂区到硅通孔侧壁的 距离大于或等于所述耗尽区的宽度。 5. 如权利要求 1 所述的硅通孔测试结构， 其特征在于， 所述重掺杂区到硅通孔的侧壁 的距离为 1 微米。 6. 如权利要求 1 所述的硅通孔测试结构， 其特征在于， 所述半导体衬底内掺杂有杂质 离子。 7. 如权利要求 6 所述的硅通孔测试结构， 其特征在于， 所述重掺杂区的掺杂离子的浓 度大于所述半导体衬底的掺杂离子的浓度。 8. 如权利要求 6 所述的硅通孔测试结构， 其特征在于， 所述重掺杂区的掺杂离子的类 型与所述半导体衬底的掺杂离子的类型相同。 9. 如权利要求 1 所述的。
6、硅通孔测试结构， 其特征在于， 在所述导电材料和绝缘层之间， 还形成有扩散阻挡层。 10. 如权利要求 1 所述的硅通孔测试结构， 其特征在于， 所述硅通孔位于半导体衬底 内， 所述金属互连层通过第一导电插塞与硅通孔的导电材料电学连接。 11. 如权利要求 1 所述的硅通孔测试结构， 其特征在于， 所述硅通孔同时贯穿介质层和 部分厚度的半导体衬底， 使得所述第一金属互连层与硅通孔的导电材料相连接。 12. 一种利用如权利要求 1 所述的硅通孔测试结构测试硅通孔表面的绝缘层完整性的 测试方法， 其特征在于， 包括 ： 提供硅通孔测试结构， 在所述硅通孔内的导电材料和重掺杂区之间施加偏置电压 ； 。
7、检测所述导电材料和重掺杂区之间的漏电流， 并将所述漏电流与参考漏电流进行比 较， 判断硅通孔表面的绝缘层是否完整。 13. 如权利要求 12 所述的硅通孔测试结构的测试方法， 其特征在于， 当检测的漏电流 大于参考漏电流， 表明所述绝缘层厚薄不均， 所述绝缘层的绝缘性能没达到要求， 所述硅通 孔侧壁和底部表面的绝缘层完整性不佳。 14. 如权利要求 13 所述的硅通孔测试结构的测试方法， 其特征在于， 所述参考漏电流 为 1pA。 15. 一种利用如权利要求 1 所述的硅通孔测试结构测试硅通孔的深度是否合格的测试 方法， 其特征在于， 包括 ： 权 利 要 求 书 CN 103137511 A。
8、 2 2/2 页 3 提供硅通孔测试结构， 在所述硅通孔内的导电材料和重掺杂区之间施加偏置电压 ； 检测所述导电材料和重掺杂区之间的电容， 获得对应的硅通孔的深度， 并将所述测得 的硅通孔的深度与标准值进行比较， 判断硅通孔的深度是否合格。 16. 如权利要求 15 所述的硅通孔测试结构的测试方法， 其特征在于， 由于所述导电材 料和重掺杂区之间的电容和硅通孔深度呈线性关系且正相关， 通过检测出所述导电材料和 重掺杂区之间的电容， 就能对应地获得所述硅通孔深度。 权 利 要 求 书 CN 103137511 A 3 1/7 页 4 硅通孔测试结构及对应的测试方法 技术领域 0001 本发明涉及。
9、半导体测试技术， 特别涉及一种硅通孔测试结构及对应的测试方法。 背景技术 0002 随着半导体技术不断发展， 目前半导体器件的特征尺寸已经变得非常小， 希望在 二维的封装结构中增加半导体器件的数量变得越来越困难， 因此三维封装成为一种能有效 提高芯片集成度的方法。目前的三维封装包括基于金线键合的芯片堆叠 (Die Stacking)、 封装堆叠(Package Stacking)和基于硅通孔(Through Silicon Via， TSV)的三维堆叠。 其 中， 利用硅通孔的三维堆叠技术具有以下三个优点 ： (1) 高密度集成 ； (2) 大幅地缩短电互 连的长度， 从而可以很好地解决出现在。
10、二维系统级芯片 (SOC) 技术中的信号延迟等问题 ； (3) 利用硅通孔技术， 可以把具有不同功能的芯片 ( 如射频、 内存、 逻辑、 MEMS 等 ) 集成在一 起来实现封装芯片的多功能。因此， 所述利用硅通孔互连结构的三维堆叠技术日益成为一 种较为流行的芯片封装技术。 0003 但是由于硅通孔的深度一般会达到几百纳米至几千纳米， 所述硅通孔侧壁和表面 还形成有绝缘层， 在所述绝缘层表面的硅通孔内填充满导电材料。当利用干法刻蚀工艺刻 蚀大深宽比的硅通孔时， 很难精确的判断刻蚀的硅通孔的深度， 且在形成绝缘层时， 由于硅 通孔的深度大， 所述形成的绝缘层有可能完整性不佳， 位于硅通孔侧壁的绝。
11、缘层薄膜厚薄 不均， 甚至有些区域未形成有绝缘层， 使得所述绝缘层的绝缘性能变差， 导致最终形成的硅 通孔的可靠性和成品率降低。 0004 因此， 半导体制造过程中， 形成硅通孔后， 通常需要对所述硅通孔进行电性测试， 以检测出硅通孔的深度是否合格， 绝缘层是否有厚薄不均， 从而使得有缺陷的芯片在进入 后续的制程前被挑选出并淘汰掉， 并对工艺进行调整， 有利于提高了最后芯片的成品率。 公 开号为US 2010/0313652 A1的美国专利文献公开了一种测量硅通孔深度的方法， 但所述方 法需要在硅通孔表面形成一个微流体压力感应装置进行检测， 测试结构比较复杂， 检测比 较繁琐， 测试成本较高。。
12、 发明内容 0005 本发明解决的问题是提供一种硅通孔测试结构及对应的测试方法， 可以有效地测 试硅通孔的深度和绝缘层的完整性。 0006 为解决上述问题， 本发明实施例提供了一种硅通孔测试结构， 包括 ： 0007 半导体衬底， 位于半导体衬底内的硅通孔， 位于所述硅通孔侧壁和底部表面的绝 缘层， 位于所述绝缘层表面的填充满硅通孔的导电材料 ； 0008 位于所述半导体衬底内且围绕所述硅通孔设置的重掺杂区 ； 位于所述半导体衬底 表面的介质层， 位于所述介质层表面的第一金属互连层和第二金属互连层， 所述硅通孔中 的导电材料与第一金属互连层电学连接， 所述重掺杂区与第二金属互连层电学连接， 且。
13、所 述硅通孔中的导电材料与重掺杂区电学隔离。 说 明 书 CN 103137511 A 4 2/7 页 5 0009 可选的， 所述重掺杂区围绕硅通孔形成环状。 0010 可选的， 当所述硅通孔的导电材料与重掺杂区之间施加偏置电压时， 所述靠近硅 通孔侧壁和底面的半导体衬底形成耗尽区。 0011 可选的， 所述重掺杂区到硅通孔侧壁的距离大于或等于所述耗尽区的宽度。 0012 可选的， 所述重掺杂区到硅通孔的侧壁的距离为 1 微米。 0013 可选的， 所述半导体衬底内掺杂有杂质离子。 0014 可选的， 所述重掺杂区的掺杂离子的浓度大于所述半导体衬底的掺杂离子的浓 度。 0015 可选的， 所。
14、述重掺杂区的掺杂离子的类型与所述半导体衬底的掺杂离子的类型相 同。 0016 可选的， 在所述导电材料和绝缘层之间， 还形成有扩散阻挡层。 0017 可选的， 所述硅通孔位于半导体衬底内， 所述金属互连层通过第一导电插塞与硅 通孔的导电材料电学连接。 0018 可选的， 所述硅通孔同时贯穿介质层和部分厚度的半导体衬底， 使得所述第一金 属互连层与硅通孔的导电材料相连接。 0019 本发明实施例还提供了一种利用所述硅通孔测试结构测试硅通孔表面的绝缘层 完整性的测试方法， 包括 ： 0020 提供硅通孔测试结构， 在所述硅通孔内的导电材料和重掺杂区之间施加偏置电 压 ； 0021 检测所述导电材料。
15、和重掺杂区之间的漏电流， 并将所述漏电流与参考漏电流进行 比较， 判断硅通孔表面的绝缘层是否完整。 0022 可选的， 当检测的漏电流大于参考漏电流， 表明所述绝缘层厚薄不均， 所述绝缘层 的绝缘性能没达到要求， 所述硅通孔侧壁和底部表面的绝缘层完整性不佳。 0023 可选的， 所述参考漏电流为 1pA。 0024 本发明实施例还提供了一种利用所述硅通孔测试结构测试硅通孔的深度是否合 格的测试方法， 其特征在于， 包括 ： 0025 提供硅通孔测试结构， 在所述硅通孔内的导电材料和重掺杂区之间施加偏置电 压 ； 0026 检测所述导电材料和重掺杂区之间的电容， 获得对应的硅通孔的深度， 并将所。
16、述 测得的硅通孔的深度与标准值进行比较， 判断硅通孔的深度是否合格。 0027 可选的， 由于所述导电材料和重掺杂区之间的电容和硅通孔深度呈线性关系且正 相关， 通过检测出所述导电材料和重掺杂区之间的电容， 就能对应地获得所述硅通孔深度。 0028 与现有技术相比， 本发明实施例具有以下优点 ： 0029 本发明实施例的硅通孔测试结构将形成环状的重掺杂区设置在硅通孔的周围， 利 用所述硅通孔测试结构， 当偏置电压施加在硅通孔的导电材料和重掺杂区两端， 既可以通 过测量两者之间是否有漏电流来判断绝缘层是否完整， 又可以通过测量两者之间的电容值 来判断硅通孔的深度是否达到标准值， 一举两得， 且所。
17、述重掺杂区可以在形成晶体管或其 它器件时同时形成， 不需要增加工艺步骤， 也不需要再形成其他检测结构， 结构简单。 0030 利用本发明实施例的硅通孔测试结构测试硅通孔表面的绝缘层完整性， 只需要检 说 明 书 CN 103137511 A 5 3/7 页 6 测所述导电材料和重掺杂区之间的漏电流， 并将所述漏电流与参考漏电流进行比较， 即可 判断硅通孔表面的绝缘层是否完整， 测试简单方便。 0031 利用本发明实施例的硅通孔测试结构测试硅通孔的深度是否合格， 只需要检测所 述导电材料和重掺杂区之间的电容， 获得对应的硅通孔的深度， 并将所述测得的硅通孔的 深度与标准值进行比较， 判断硅通孔的。
18、深度是否合格， 测试简单方便。 附图说明 0032 图 1 至图 3 是本发明实施例的硅通孔测试结构的结构示意图 ； 0033 图 4 是本发明实施例的利用所述硅通孔测试结构测试硅通孔表面的绝缘层完整 性的测试方法的流程示意图 ； 0034 图 5 是本发明实施例的利用所述硅通孔测试结构测试硅通孔的深度是否合格的 测试方法的流程示意图 ； 0035 图 6 是本发明实施例的硅通孔测试结构在检测过程中的结构示意图 ； 0036 图 7 是本发明实施例中的导电材料和重掺杂区之间的电容与硅通孔深度两者之 间关系的测试结果图。 具体实施方式 0037 由于硅通孔的深度范围通常为几百纳米至几千纳米， 而。
19、硅通孔的直径又很小， 对 硅通孔进行刻蚀时， 利用常规的刻蚀终点检测系统很难对刻蚀硅通孔的深度进行精确的控 制， 而如果仅仅通过刻蚀时间进行控制， 很可能因为晶圆的不同和刻蚀气体、 功率的细微差 异导致最终形成的硅通孔的深度与标准值差别很大。 在后续工艺中半导体衬底经过化学机 械研磨暴露出硅通孔底部时， 所述深度与标准值差别很大的硅通孔有可能不能暴露出， 使 得不同芯片间的电学连接失效。因此， 在现有工艺中， 当所述硅通孔刻蚀完成后， 需要对硅 通孔的深度进行检测， 不合格的芯片需要报废。 虽然公开号为US2010/0313652 A1的美国专 利文献公开了一种测量硅通孔深度的方法， 但该方法。
20、的测试结构比较复杂， 检测比较繁琐， 测试成本较高， 不利于大规模工业应用。 0038 而且为了防止硅通孔中填充的导电材料和半导体衬底发生电学连接， 在所述硅通 孔侧壁和表面形成有绝缘层。但是由于所述硅通孔深宽比较大， 所述通过沉积工艺形成的 绝缘层可能厚薄不均， 甚至有些区域未形成有绝缘层， 使得所述绝缘层的绝缘性能变差， 所 述硅通孔和半导体衬底之间有漏电流， 严重影响最终芯片的电学性能。 0039 为此， 发明人经过研究， 提出了一种硅通孔测试结构， 具体包括 ： 半导体衬底， 位于 半导体衬底内的硅通孔， 位于所述硅通孔侧壁和底部表面的绝缘层， 位于所述绝缘层表面 的填充满硅通孔的导电。
21、材料 ； 位于所述半导体衬底内且围绕所述硅通孔设置的重掺杂区 ； 位于所述半导体衬底表面的介质层， 位于所述介质层表面的第一金属互连层和第二金属互 连层， 所述硅通孔中的导电材料与第一金属互连层电学连接， 所述重掺杂区与第二金属互 连层电学连接， 且所述硅通孔中的导电材料与重掺杂区电学隔离。利用所述硅通孔测试结 构， 当偏置电压施加在硅通孔的导电材料和重掺杂区两端， 通过测量两者之间是否有漏电 流来判断绝缘层是否完整， 通过测量两者之间的电容值来判断硅通孔的深度是否达到标准 值， 可同时检测两种硅通孔的参数， 测试方法简单方便。 说 明 书 CN 103137511 A 6 4/7 页 7 0。
22、040 为使本发明的上述目的、 特征和优点能够更为明显易懂， 下面结合附图对本发明 的具体实施方式做详细的说明。 0041 在以下描述中阐述了具体细节以便于充分理解本发明。 但是本发明能够以多种不 同于在此描述的其它方式来实施， 本领域技术人员可以在不违背本发明内涵的情况下做类 似推广。因此本发明不受下面公开的具体实施的限制。 0042 本发明实施例首先提供了一种硅通孔测试结构， 请参考图 1， 为本发明实施例的硅 通孔测试结构的剖面结构示意图， 包括 ： 半导体衬底 100， 位于半导体衬底 100 内的硅通孔， 位于所述硅通孔侧壁和底部表面的绝缘层 120， 位于所述绝缘层 120 表面的。
23、填充满硅通孔 的导电材料 130 ； 位于所述半导体衬底 100 内且围绕所述硅通孔设置的重掺杂区 140， 所述 重掺杂区 140 的表面与半导体衬底 100 的表面持平 ； 位于所述半导体衬底 100 表面的介质 层 200， 位于所述介质层 200 表面的第一金属互连层 310 和第二金属互连层 320， 所述硅通 孔中的导电材料 130 与第一金属互连层 310 电学连接， 所述重掺杂区 140 与第二金属互连 层 320 电学连接， 且所述硅通孔中的导电材料 130 与重掺杂区 140 电学隔离。 0043 具体的， 所述半导体衬底 100 为硅衬底、 锗衬底、 硅锗衬底、 碳化硅衬。
24、底、 氮化镓衬 底其中的一种。在本实施例中， 所述半导体衬底 100 为硅衬底， 所述硅衬底内掺杂有杂质离 子， 为 P 型离子， 如硼离子、 铟离子等。在其他实施例中， 所述硅衬底中掺杂的离子为 N 型离 子， 如磷离子、 砷离子等。所述半导体衬底表面还可以形成有半导体器件， 如 MOS 晶体管、 电 阻、 电容等。 0044 所述半导体衬底 100 内形成有硅通孔， 所述硅通孔的横截面积的形状为正方形、 长方形、 圆形等， 在本实施例中， 所述硅通孔的横截面积的形状为圆形。所述硅通孔的深 度通常为零点几微米至几微米， 甚至几十微米， 而硅通孔的直径比较小， 硅通孔的深宽比很 大， 利用干法。
25、刻蚀很难准确地判断硅通孔的深度， 可能导致最终形成的硅通孔的深度与标 准值不符。因此， 在形成硅通孔后， 需要检测所述硅通孔的深度。 0045 在所述硅通孔的侧壁和表面形成有绝缘层 120， 所述绝缘层的材料为氧化硅、 氮化 硅、 氧化层 - 氮化层 - 氧化层 (Oxide Nitride Oxide， ONO) 的多层结构、 氧化铪或氧化铝。 所述绝缘层是用来将硅通孔中的导电材料与半导体衬底电学隔离， 避免后续利用硅通孔进 行电学连接时发生漏电或短路。 0046 在所述绝缘层 120 表面的硅通孔内填充满导电材料 130。所述导电材料 130 的材 料为钨、 铜、 铝等。 在所述导电材料1。
26、30和绝缘层120之间， 还可以形成有扩散阻挡层(未图 示 )。所述扩散阻挡层既可以防止所述导电材料 130 扩散进绝缘层 120 中， 影响绝缘层 120 的绝缘性能， 还可以作为导电材料 130 和绝缘层 120 的粘结层， 防止导电材料 130 和绝缘层 120 剥离。所述扩散阻挡层的材料为 TaN、 TiN、 Ta、 Ti、 TiSiN 和 WN 其中的一种或几种。 0047 在所述硅通孔周围的半导体衬底 100 内形成重掺杂区 140， 所述重掺杂区 140 围 绕硅通孔形成环状。请参考图 2， 为本发明实施例的硅通孔测试结构的俯视结构示意图， 在 本实施例中， 当所述硅通孔的横截面。
27、的形状为圆形时， 所述重掺杂区 140 为圆环， 且所述圆 环到硅通孔的侧壁有一定的距离。在其他实施例中， 当所述硅通孔的横截面的形状为正方 形、 长方形时， 所述重掺杂区 140 为矩形环， 所述矩形环到硅通孔的侧壁有一定的距离。由 于硅通孔的导电材料 130 与重掺杂区 140 之间施加偏置电压时， 所述靠近硅通孔侧壁和底 面的半导体衬底会形成一定厚度的耗尽区， 如果所述重掺杂区 140 位于耗尽区内， 通过硅 说 明 书 CN 103137511 A 7 5/7 页 8 通孔的导电材料 130 与重掺杂区 140 之间测得的电容与硅通孔的深度不成正比， 使得最终 无法精确地测出硅通孔的深。
28、度， 因此， 所述重掺杂区 140 到硅通孔的侧壁的距离大于或等 于待形成的耗尽区的宽度。所述耗尽区的宽度与半导体衬底的掺杂浓度、 施加在硅通孔的 导电材料上的偏置电压有关， 在本实施例中， 所述重掺杂区 140 到硅通孔的侧壁的距离为 1 微米。 0048 所述重掺杂区 140 通过离子注入的工艺在所述半导体衬底 100 内形成， 使得所述 重掺杂区 140 的表面与半导体衬底 100 的表面持平。所述重掺杂区 140 的掺杂离子的类型 与半导体衬底 100 的掺杂离子的类型相同， 且所述重掺杂区 140 的掺杂离子的浓度大于所 述半导体衬底 100 的掺杂离子的浓度， 使得所述重掺杂区与导。
29、电插塞相连接时接触电阻较 小。在本实施例中， 所述半导体衬底 100 的掺杂离子为 P 型离子， 所述重掺杂区 140 的掺杂 离子也为 P 型离子。 0049 在所述半导体衬底 100、 重掺杂区 140 表面形成有介质层 200， 所述介质层 200 的 材料为氧化硅、 掺磷硅酸盐玻璃(PSG)、 掺硼磷硅酸盐玻璃(BPSG)或低K介质材料。 在所述 介质层 200 表面形成有金属互连层， 其中， 第一金属互连层 310 与硅通孔的导电材料 130 电 学连接， 第二金属互连层320与重掺杂区140电学连接。 在本发明实施例中， 请参考图1， 所 述第一金属互连层 310 通过第一导电插塞。
30、 210 与硅通孔的导电材料 130 电学连接， 所述第 二金属互连层 320 通过第二导电插塞 220 与重掺杂区 140 电学连接。所述与重掺杂区 140 的相连接的金属互连层和与导电材料 130 相连接的金属互连层电学隔离， 使得所述硅通孔 中的导电材料 130 与重掺杂区 140 电学隔离。 0050 在其他实施例中， 请参考图 3， 所述硅通孔同时贯穿介质层 200 和部分厚度的半导 体衬底 100， 导电材料 130 填充满所述硅通孔， 使得所述导电材料 130 与介质层 200 表面的 第一金属互连层 310 相连接， 所述重掺杂区 140 通过第二导电插塞 220 与第二金属互。
31、连层 320 电学连接。所述与重掺杂区 140 的相连接的金属互连层和与导电材料 130 相连接的金 属互连层电学隔离， 使得所述硅通孔中的导电材料 130 与重掺杂区 140 电学隔离。 0051 由于所述硅通孔测试结构是用来测试半导体制作工艺中形成的硅通孔的深度和 绝缘层的绝缘性是否符合标准值， 因此， 所述硅通孔测试结构中的硅通孔和绝缘层与形成 于芯片上的硅通孔和绝缘层在同一工艺中形成， 通过检测所述硅通孔测试结构中的硅通孔 和绝缘层的性能来获得该半导体工艺形成的硅通孔和绝缘层的性能是否合格， 从而对不合 格品进行报废， 并对工艺进行调整， 提高了最终的成品率。 0052 在其他实施例中。
32、， 在芯片上形成硅通孔、 绝缘层、 导电材料后， 在全部或部分硅通 孔周围的半导体衬底内进行离子注入形成重掺杂区， 可通过逐个检测所述硅通孔的深度和 绝缘层的绝缘性能， 可获得该半导体工艺形成的硅通孔和绝缘层是否合格， 从而对筛选出 不合格品进行报废， 并对工艺进行调整， 提高了最终的成品率。 0053 本发明实施例还提供了一种利用所述硅通孔测试结构测试硅通孔表面的绝缘层 完整性的测试方法， 请参考图 4， 为所述测试方法的流程示意图， 具体包括 ： 0054 步骤 S101， 提供硅通孔测试结构， 在所述硅通孔内的导电材料和重掺杂区之间施 加偏置电压 ； 0055 步骤 S102， 检测所述。
33、导电材料和重掺杂区之间的漏电流， 并将所述漏电流与参考 漏电流进行比较， 判断硅通孔表面的绝缘层是否完整。 说 明 书 CN 103137511 A 8 6/7 页 9 0056 具体的， 提供硅通孔测试结构， 由于所述硅通孔测试结构的具体结构已在上述具 体实施方式中作了说明， 在此不作赘述。在所述硅通孔内的导电材料 130 和重掺杂区 140 之间施加偏置电压， 检测所述导电材料130和重掺杂区140之间的漏电流， 并将所述漏电流 与参考漏电流进行比较。由于所述绝缘层的材料为氧化硅、 氮化硅、 氧化层 - 氮化层 - 氧化 层的多层结构、 氧化铪或氧化铝， 当所述绝缘层的完整性保持良好， 沉。
34、积形成的绝缘层的厚 度均匀， 所述绝缘层两侧的漏电流很小， 通常小于 1pA。将 1pA 作为参考漏电流， 当检测的 漏电流大于参考漏电流 1pA， 即表明所述绝缘层厚薄不均， 所述绝缘层的绝缘性能没达到要 求， 所述硅通孔侧壁和底部表面的绝缘层完整性不佳。由于绝缘层的绝缘性能没达到要求 会导致所述硅通孔和半导体衬底之间有漏电流， 严重影响最终芯片的电学性能， 因此需要 将检测出的不合格品筛选出， 在进入后续的制程前被淘汰掉， 提高了最后的成品率， 而且利 用本发明实施例的硅通孔测试结构只需要在硅通孔的周围形成一个环形的重掺杂区， 所述 重掺杂区可以在形成晶体管或其它器件时同时形成， 不需要增。
35、加工艺步骤， 也不需要再形 成其他检测结构， 测试简单方便。 0057 本发明实施例还提供了一种利用所述硅通孔测试结构测试硅通孔的深度是否合 格的测试方法， 请参考图 5， 为所述测试方法的流程示意图， 具体包括 ： 0058 步骤 S201， 提供硅通孔测试结构， 在所述硅通孔内的导电材料和重掺杂区之间施 加偏置电压 ； 0059 步骤 S202， 检测所述导电材料和重掺杂区之间的电容， 获得对应的硅通孔的深度， 并将所述测得的硅通孔的深度与标准值进行比较， 判断硅通孔的深度是否合格。 0060 具体的， 提供硅通孔测试结构， 由于所述硅通孔测试结构的具体结构已在上述具 体实施方式中作了说明。
36、， 在此不作赘述。在所述硅通孔内的导电材料 130 和重掺杂区 140 之间施加偏置电压。在本发明实施例中， 在所述硅通孔内的导电材料 130 相对应的金属互 连层上连接有正电压， 将所述重掺杂区 140 相对应的金属互连层接地， 使得所述硅通孔内 的导电材料 130 和重掺杂区 140 之间施加有正向偏压。请参考图 6， 由于所述半导体衬底 100 掺杂的杂质离子为 P 型离子， 所述正向电压使得靠近硅通孔的半导体衬底发生耗尽， 形 成耗尽区 150， 所述耗尽区 150 具有势垒电容。 0061 在其他实施例中， 当所述半导体衬底掺杂的离子为 N 型离子时， 将所述重掺杂区 相对应的金属互。
37、连层连接有正电压， 将所述硅通孔内的导电材料相对应的金属互连层接 地， 使得所述靠近硅通孔的半导体衬底发生耗尽， 形成耗尽区。 0062 发明人经过研究发现， 请参考图 7， 所述导电材料 130 和重掺杂区 140 之间的电容 和硅通孔深度呈线性关系且正相关。由于所述导电材料 130 和重掺杂区 140 之间的电容包 括绝缘层 120 两侧的电容和耗尽层 150 的势垒电容， 由于所述绝缘层 120 两侧形成的电容 和耗尽层 150 的势垒电容都与硅通孔和半导体衬底之间的面积正相关， 所述硅通孔和半导 体衬底之间的面积包括硅通孔的侧壁的面积和底部的面积， 由于硅通孔的深宽比很大， 所 述硅通。
38、孔底部的面积远远小于硅通孔侧壁的面积， 因此所述绝缘层 120 两侧形成的电容和 耗尽层 150 的势垒电容与硅通孔的深度正相关， 所述导电材料 130 和重掺杂区 140 之间的 电容和硅通孔的深度呈线性关系且正相关。因此只要检测出所述导电材料 130 和重掺杂区 140 之间的电容， 就能对应地获得所述硅通孔的深度， 将所述测得的硅通孔的深度与标准值 进行比较， 从而检测出对应的硅通孔是否合格， 将不合格的硅通孔对应的芯片在进入后续 说 明 书 CN 103137511 A 9 7/7 页 10 的制程前被淘汰掉， 提高了最后的成品率。 所述标准值为工艺设计时要求的硅通孔的深度。 利用本发。
39、明实施例的硅通孔测试结构只需要在硅通孔的周围形成一个环形的重掺杂区， 所 述重掺杂区可以在形成晶体管或其它器件时同时形成， 不需要增加工艺步骤， 也不需要再 形成其他检测结构， 测试简单方便。 0063 综上， 本发明实施例的硅通孔测试结构将形成环状的重掺杂区设置在硅通孔的周 围， 利用所述硅通孔测试结构， 当偏置电压施加在硅通孔的导电材料和重掺杂区两端， 既可 以通过测量两者之间是否有漏电流来判断绝缘层是否完整， 又可以通过测量两者之间的电 容值来判断硅通孔的深度是否达到标准值， 一举两得， 且所述重掺杂区可以在形成晶体管 或其它器件时同时形成， 不需要增加工艺步骤， 也不需要再形成其他检测。
40、结构， 结构简单， 测试简单方便。 0064 本发明虽然已以较佳实施例公开如上， 但其并不是用来限定本发明， 任何本领域 技术人员在不脱离本发明的精神和范围内， 都可以利用上述揭示的方法和技术内容对本发 明技术方案做出可能的变动和修改， 因此， 凡是未脱离本发明技术方案的内容， 依据本发明 的技术实质对以上实施例所作的任何简单修改、 等同变化及修饰， 均属于本发明技术方案 的保护范围。 说 明 书 CN 103137511 A 10 1/3 页 11 图 1 图 2 说 明 书 附 图 CN 103137511 A 11 2/3 页 12 图 3 图 4 图 5 说 明 书 附 图 CN 103137511 A 12 3/3 页 13 图 6 图 7 说 明 书 附 图 CN 103137511 A 13 。