《半导体器件及其制造方法.pdf》由会员分享，可在线阅读，更多相关《半导体器件及其制造方法.pdf（13页珍藏版）》请在专利查询网上搜索。
1、(10)申请公布号 CN 103000504 A (43)申请公布日 2013.03.27 CN 103000504 A *CN103000504A* (21)申请号 201110270958.9 (22)申请日 2011.09.14 H01L 21/28(2006.01) H01L 21/336(2006.01) H01L 29/423(2006.01) (71)申请人 中国科学院微电子研究所 地址 100029 北京市朝阳区北土城西路 3 号 (72)发明人 梁擎擎 钟汇才 朱慧珑 (74)专利代理机构 北京集佳知识产权代理有限 公司 11227 代理人 逯长明 王宝筠 (54) 发明名称。
2、 半导体器件及其制造方法 (57) 摘要 本发明实施例公开了一种半导体器件制造方 法， 包括 ： 提供半导体衬底， 所述半导体衬底上具 有包括伪栅区的栅极结构以及源漏区 ； 去除所述 伪栅区， 以暴露半导体衬底， 并刻蚀暴露的半导体 衬底， 在暴露的半导体衬底上形成锯齿状表面， 以 形成底部为锯齿状的开口， 所述锯齿状表面的锯 齿沿着伪栅区宽度的方向交替 ； 在锯齿状表面上 形成填满所述开口的替代栅区， 所述替代栅区的 底部为锯齿状。由于替代栅区形成在沿伪栅区宽 度的锯齿状表面的半导体衬底上， 同半导体衬底 的接触也为锯齿状的， 这样， 在并未增加栅区宽度 的情况下， 大大地增加了栅区的有效宽。
3、度， 从而提 高了器件的集成度及性能。 (51)Int.Cl. 权利要求书 1 页 说明书 5 页 附图 6 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 5 页 附图 6 页 1/1 页 2 1. 一种半导体器件制造方法， 其特征在于， 包括 ： 提供半导体衬底， 所述半导体衬底上具有包括伪栅区的栅极结构以及源漏区 ； 去除所述伪栅区， 以暴露半导体衬底， 并刻蚀暴露的半导体衬底， 在暴露的半导体衬底 上形成锯齿状表面， 以形成底部为锯齿状的开口， 所述锯齿状表面的锯齿沿着伪栅区宽度 的方向交替 ； 在锯齿状表面上形成填满所述开口的替代栅区， 所。
4、述替代栅区的底部为锯齿状。 2. 根据权利要求 1 所述的制造方法， 其特征在于， 所述半导体衬底为单晶衬底， 对不同 晶向具有选择性的刻蚀暴露的半导体衬底。 3. 根据权利要求 1 所述的制造方法， 其特征在于， 形成所述替代栅区的步骤包括 ： 在锯 齿状表面上形成栅介质层， 以及覆盖所述栅介质层形成填满所述开口的栅极， 以形成下部 为锯齿状的替代栅区。 4. 根据权利要求 1 所述的制造方法， 其特征在于， 在形成替代栅区后， 还包括 ： 在所述 源漏区上形成接触塞。 5. 根据权利要求 4 所述的制造方法， 其特征在于， 形成所述接触塞的步骤包括 ： 在所述 层间介质层内形成接触孔 ； 。
5、金属化所述接触孔下的半导体衬底， 形成金属硅化物层 ； 填充 所述接触孔形成接触塞。 6. 一种半导体器件， 其特征在于， 包括 ： 半导体衬底， 部分所述半导体衬底具有锯齿状表面 ； 覆盖锯齿状表面的下部为锯齿状的栅极区， 所述锯齿状表面的锯齿沿着栅极区宽度的 方向交替 ； 栅极区两侧的半导体衬底内的源漏区。 7. 根据权利要求 6 所述的半导体器件， 其特征在于， 所述栅极区包括锯齿状表面上的 栅介质层以及覆盖所述栅介质层的栅极。 8. 根据权利要求 6 所述的半导体器件， 其特征在于， 还包括 ： 所述源漏区上的接触塞。 9. 根据权利要求 6 所述的半导体器件， 其特征在于， 还包括 。
6、： 接触塞与半导体衬底之间 的金属硅化物层。 权 利 要 求 书 CN 103000504 A 2 1/5 页 3 半导体器件及其制造方法 技术领域 0001 本发明涉及半导体制造技术， 更具体地说， 涉及一种半导体器件及其制造方法。 背景技术 0002 随着半导体技术的发展， 具有更高性能和更强功能的集成电路要求更大的元件密 度， 而且各个部件、 元件之间或各个元件自身的尺寸、 大小和空间也需要进一步缩小， 因此， 将各个部件及元件集成到有限的空间内也越来越具有挑战性， 尤其是如何布局各部件间的 空间和优化集成工艺。 0003 栅极是晶体管器件最重要的部件， 栅极的长度和宽度 ( 栅长和栅宽。
7、 ) 也决定了集 成电路的集成密度， 为了提高集成电路的集成密度， 器件的栅长不断减小， 如何提高器件的 有效栅宽成为提高集成度和器件性能的重要问题。 发明内容 0004 本发明解决的问题是提供一种半导体器件及其制造方法， 提高了器件的有效栅 宽， 从而提高器件的集成度及性能。 0005 为实现上述目的， 本发明实施例提供了如下技术方案 ： 0006 一种半导体器件制造方法， 其特征在于， 包括 ： 0007 提供半导体衬底， 所述半导体衬底上具有包括伪栅区的栅极结构以及源漏区 ； 0008 去除所述伪栅区， 以暴露半导体衬底， 并刻蚀暴露的半导体衬底， 在暴露的半导体 衬底上形成锯齿状表面，。
8、 以形成底部为锯齿状的开口， 所述锯齿状表面的锯齿沿着伪栅区 宽度的方向交替 ； 0009 在锯齿状表面上形成填满所述开口的替代栅区， 所述替代栅区的底部为锯齿状。 0010 可选地， 对不同晶向具有选择性的刻蚀暴露的半导体衬底。 0011 可选地， 形成所述替代栅区的步骤包括 ： 在锯齿状表面上形成栅介质层， 以及覆盖 所述栅介质层形成填满所述开口的栅极， 以形成下部为锯齿状的替代栅区。 0012 可选地， 在形成替代栅区后， 还包括 ： 在所述源漏区上形成接触塞。 0013 可选地， 形成所述接触塞的步骤包括 ： 在所述层间介质层内形成接触孔 ； 金属化 所述接触孔下的半导体衬底， 形成金。
9、属硅化物层 ； 填充所述接触孔形成接触塞。 0014 此外， 本发明还提供了上述制造方法形成的半导体器件， 包括 ： 0015 半导体衬底， 部分所述半导体衬底具有锯齿状表面 ； 0016 覆盖锯齿状表面的下部为锯齿状的栅极区， 所述锯齿状表面的锯齿沿着栅极区宽 度的方向交替 ； 0017 栅极区两侧的半导体衬底内的源漏区。 0018 可选地， 所述栅极区包括锯齿状表面上的栅介质层以及覆盖所述栅介质层的栅 极。 0019 可选地， 还包括 ： 所述源漏区上的接触塞。 说 明 书 CN 103000504 A 3 2/5 页 4 0020 可选地， 还包括 ： 接触塞与半导体衬底之间的金属硅化物。
10、层。 0021 与现有技术相比， 上述技术方案具有以下优点 ： 0022 本发明实施例的半导体器件及其制造方法， 在后栅工艺中， 除去伪栅区之后， 进一 步刻蚀伪栅区下的半导体衬底， 在沿伪栅区宽度方向上形成锯齿状表面， 而后， 在锯齿状表 面上形成替代栅区， 由于替代栅区形成在沿伪栅区宽度的锯齿状表面的半导体衬底上， 同 半导体衬底的接触也为锯齿状的， 这样， 在并未增加栅区宽度的情况下， 大大地增加了栅区 的有效宽度， 从而提高了器件的集成度及性能。 附图说明 0023 通过附图所示， 本发明的上述及其它目的、 特征和优势将更加清晰。 在全部附图中 相同的附图标记指示相同的部分。并未刻意按。
11、实际尺寸等比例缩放绘制附图， 重点在于示 出本发明的主旨。 0024 图 1 为本发明的半导体器件的制造方法的流程图 ； 0025 图 2- 图 12 为本发明实施例公开的半导体器件制造方法的制造过程剖面图， 其中 包括俯视图、 俯视图的 AA 向视图以及俯视图的 BB 向视图。 具体实施方式 0026 为使本发明的上述目的、 特征和优点能够更加明显易懂， 下面结合附图对本发明 的具体实施方式做详细的说明。 0027 在下面的描述中阐述了很多具体细节以便于充分理解本发明， 但是本发明还可以 采用其他不同于在此描述的其它方式来实施， 本领域技术人员可以在不违背本发明内涵的 情况下做类似推广， 因。
12、此本发明不受下面公开的具体实施例的限制。 0028 其次， 本发明结合示意图进行详细描述， 在详述本发明实施例时， 为便于说明， 表 示器件结构的剖面图会不依一般比例作局部放大， 而且所述示意图只是示例， 其在此不应 限制本发明保护的范围。此外， 在实际制作中应包含长度、 宽度及深度的三维空间尺寸。 0029 正如背景技术中所述的， 栅极是晶体管器件最重要的部件， 栅极的长度和宽度 ( 栅长和栅宽 ) 也决定了集成电路的集成密度， 为了提高集成电路的集成密度， 器件的栅长 不断减小， 如何提高器件的有效栅宽成为提高集成度和器件性能的重要问题。 0030 为此， 本发明提供了一种半导体器件的制造。
13、方法， 在后栅工艺中， 除去伪栅区之 后， 进一步刻蚀伪栅区下的半导体衬底， 在沿伪栅区宽度方向上形成锯齿状表面， 而后， 在 锯齿状表面上形成替代栅区， 由于替代栅区形成在沿伪栅区宽度的锯齿状表面的半导体衬 底上， 同半导体衬底的接触也为锯齿状的， 这样， 在并未增加栅区宽度的情况下， 大大地增 加了栅区的有效宽度， 从而提高了器件的集成度及性能。该半导体器件的制造方法包括 ： 0031 提供半导体衬底， 所述半导体衬底上具有包括伪栅区的栅极结构以及源漏区 ； 0032 去除所述伪栅区， 以暴露半导体衬底， 并刻蚀暴露的半导体衬底， 在暴露的半导体 衬底上形成锯齿状表面， 以形成底部为锯齿状。
14、的开口， 所述锯齿状表面的锯齿沿着伪栅宽 度的方向交替 ； 0033 在锯齿状表面上形成填满所述开口的替代栅区， 所述替代栅区的底部为锯齿状。 0034 以上为本发明的半导体器件的制造方法， 通过在一定宽度的栅区空间内， 形成底 说 明 书 CN 103000504 A 4 3/5 页 5 部为锯齿状的栅区， 从而提高栅区的有效宽度， 进而提高器件的集成度及性能。 0035 为了更好地理解本发明， 以下将结合本发明半导体器件的制造方法流程图和具体 实施例的制造过程剖面图， 对本发明的实施例进行详细的描述。 0036 参考图 1， 图 1 为本发明半导体器件的制造方法流程图。 0037 在步骤 。
15、S01， 提供半导体衬底 200， 所述半导体衬底 200 上具有包括伪栅区 210 的 栅极结构 212 以及源漏区 214， 参考图 2( 俯视图 ) 和图 3( 图 2 的 AA 向视图 )。 0038 在本发明中， 所述衬底 200 可以已做好前期处理操作， 所述处理操作可以包括预 清洗、 形成阱区及形成浅沟槽隔离区， 在本实施例中， 所述衬底 200 为表面晶向为 100 的单 晶硅衬底。 0039 在其他实施例中， 所述衬底 200 还可以包括其他元素半导体或化合物半导体， 如 锗、 锗硅、 碳化硅、 砷化镓、 砷化铟或磷化铟。根据现有技术公知的设计要求 ( 例如 p 型衬底 或者。
16、 n 型衬底 )， 衬底 200 可以包括各种掺杂配置。此外， 优选地， 所述衬底 200 包括外延 层， 可以被应力改变以增强性能， 所述衬底 200 也可以包括绝缘体上硅 (SOI) 结构等。 0040 在本发明中， 所述衬底 200 上已经形成有栅极结构 212 和源漏区 214， 所述栅极结 构 212 至少包括伪栅区 210， 所述伪栅区 210 为牺牲层， 该伪栅区确定了最终器件的栅区的 形成区域， 即伪栅区的长和宽即为最终器件栅区的长和宽， 即， 栅区沿源漏区方向为长度， 垂直于源漏区方向为宽度， 伪栅区的宽度方向即为垂直于源漏区的方向。 在本实施例中， 所 述伪栅区210包括伪。
17、栅极202、 伪栅极202上的第一帽层204和第一帽层上的第二帽层206， 所述栅极结构 212 为包括伪栅区 210 和伪栅区侧壁上的侧墙 206 的结构， 在其他实施例中， 所述栅极结构和伪栅区还可以为其他的合适的结构。 0041 具体地， 在本实施例中， 首先， 可以通过依次淀积例如多晶硅、 二氧化硅及氮化硅 并进行图案化， 来形成伪栅极 202、 第一帽层 204 和第二帽层 206 的伪栅区 210。 0042 而后， 淀积侧墙材料， 例如氮化硅， 并进行刻蚀， 仅留下伪栅区的侧壁的侧墙材料， 从而形成侧墙 206， 在其他实施例中， 所述侧墙还可以为多层结构。可以通过根据期望的晶 。
18、体管结构， 注入p型或n型掺杂物或杂质到伪栅区210两侧的半导体衬底200中来形成源漏 区 214， 可以根据需要在形成侧墙前、 形成部分侧墙和 / 或形成侧墙后进行多次离子注入、 扩散等工艺来形成所述源漏区 214。 0043 而后， 覆盖所述源漏区 214 来形成层间介质层 216， 可以通过淀积介质材料， 例如 未掺杂的氧化硅 (SiO2)、 掺杂的氧化硅 ( 如硼硅玻璃、 硼磷硅玻璃等 )， 而后将介质材料平 坦化， 例如 CMP( 化学机械抛光 ) 的方法， 直至露出伪栅区 210 的上表面， 从而形成该层间介 质层。 0044 以上伪栅区及栅极结构的结构、 材料及形成方法仅为示例，。
19、 本发明并不限于此。 0045 在步骤 S02， 去除所述伪栅区 210， 以暴露半导体衬底 200， 并刻蚀暴露的半导体衬 底 200， 在暴露的半导体衬底 200 上形成锯齿状表面 218， 以形成底部为锯齿状的开口 220， 所述锯齿状表面 218 的锯齿 218a 沿着伪栅区 210 宽度的方向交替， 参考图 4- 图 9。 0046 在本实施例中， 具体地， 首先， 可以通过湿法和干法刻蚀技术将伪栅区 210 全部去 除， 从而将伪栅区 210 下面的半导体衬底 200 充分暴露出来， 参考图 4( 俯视图 )、 图 5( 图 4 的 AA 向视图 ) 和图 6( 图 4 的 BB 。
20、向视图 )。 0047 而后， 继续刻蚀暴露出来的半导体衬底 200， 可以通过湿法刻蚀， 所述湿法刻蚀的 说 明 书 CN 103000504 A 5 4/5 页 6 溶液可以是 KOH( 氢氧化钾 ) 或 TMAH( 四甲基氢氧化钾 )， 对不同晶格方向有选择性地刻蚀 该暴露的半导体衬底 200， 由于刻蚀在晶向为 110 或 111 的晶面的速度相对于晶向为 100 的晶面慢， 则最后暴露的表面将停留在晶向为110或111的晶面上， 这样沿伪栅区的宽度方 向， 交替地刻蚀掉部分半导体衬底， 从而在暴露的半导体衬底 200 上形成锯齿 218a 沿伪栅 区宽度方向交替的锯齿状表面 218，。
21、 进而， 去除掉伪栅区 210 的区域同该锯齿状表面 218 形 成了底部为锯齿状的开口 220， 参考图 7( 俯视图 )、 图 8( 图 7 的 AA 向视图 ) 和图 9( 图 7 的 BB 向视图 )。 0048 在步骤 S03， 在锯齿状表面 218 上形成填满所述开口 220 的替代栅区 224， 所述替 代栅区的底部为锯齿状， 参考图 10( 俯视图 )、 图 11( 图 10 的 AA 向视图 ) 和图 12( 图 10 的 BB 向视图 )。 0049 在本发明中， 可以通过在锯齿状表面 180 上形成栅介质层 224a， 并覆盖所述栅介 质层 224a 形成填满所述开口的栅。
22、极 224b， 来形成下部为锯齿状的替代栅区 224。 0050 在本实施例中， 具体地， 首先， 可以通过依次淀积栅介质材料和栅极材料， 所述栅 介质材料例如高k介质材料(例如， 和氧化硅相比， 具有高介电常数的材料)， 高k介质材料 例如铪基氧化物， HFO2、 HfSiO、 HfSiON、 HfTaO、 HfTiO 等， 所述栅极材料可以为一层或多层 结构， 可以包括金属材料或多晶硅或他们的组合， 金属材料例如 Ti、 TiAlx、 TiN、 TaNx、 HfN、 TiCx、 TaCx等等， 而后， 进行平坦化， 例如 CMP 的方法， 去除层间介质层 216 上的栅介质材料 和栅极材料。
23、， 从而在所述开口中形成了栅介质层和栅极结构的替代栅区， 由于是在开口中 的锯齿状表面 218 上形成该替代栅区 224， 使该替代栅区 224 的下部也呈锯齿状， 且替代栅 区 224 下部的锯齿同锯齿状表面的凹陷处相对。此处高 k 栅介质层和栅极的材料和结构仅 为示例， 本发明并不限于此。 0051 由于在原来的伪栅区的区域形成了底部为锯齿状的开口， 进而可以在此开口中形 成替代栅区， 由于替代栅区形成在沿伪栅区宽度的锯齿状表面的半导体衬底上， 同半导体 衬底的接触也为锯齿状的， 这样， 在并未增加栅区宽度的情况下， 大大地增加了栅区的有效 宽度， 从而提高了器件的集成度及性能。 0052。
24、 而后， 可以根据需要， 完成后续加工工艺， 例如， 在源漏区形成接触塞， 在一个实施 例中， 参考图 10( 俯视图 )、 图 11( 图 10 的 AA 向视图 ) 和图 12( 图 10 的 BB 向视图 )， 可 以通过以下步骤形成接触塞 ： 0053 首先， 在所述层间介质层 216 内形成接触孔 ( 图未示出 )。 0054 而后， 可以金属化所述接触孔下的半导体衬底， 形成金属硅化物层 225， 以减小接 触塞同源漏区 214 之间的接触电阻。 0055 而后， 填充所述接触孔， 例如 W、 Cu 等， 形成接触塞 226。 0056 而后， 还可以根据需要， 进一步形成互联结构。
25、等。 0057 至此形成了本发明实施例的半导体器件。 0058 以上对本发明的半导体器件的制造方法及实施例进行了详细的描述， 此外， 本发 明还提供了上述制造方法形成的半导体器件， 参考图 10( 俯视图 )、 图 11( 图 10 的 AA 向视 图 ) 和图 12( 图 10 的 BB 向视图 )， 包括 ： 0059 半导体衬底 200， 部分所述半导体衬底 200 具有锯齿状表面 218 ； 0060 覆盖锯齿状表面218的下部为锯齿状的栅极区224， 所述锯齿状表面218的锯齿沿 说 明 书 CN 103000504 A 6 5/5 页 7 着栅极区宽度的方向交替 ； 0061 栅极。
26、区 224 两侧的半导体衬底 200 内的源漏区 214。 0062 其中， 所述栅极区包括锯齿状表面上的栅介质层以及覆盖所述栅介质层的栅极。 0063 所述器件还可以包括 ： 所述源漏区上的接触塞。 0064 所述器件还可以还包括 ： 接触塞与半导体衬底之间的金属硅化物层。 0065 以上所述， 仅是本发明的较佳实施例而已， 并非对本发明作任何形式上的限制。 0066 虽然本发明已以较佳实施例披露如上， 然而并非用以限定本发明。任何熟悉本领 域的技术人员， 在不脱离本发明技术方案范围情况下， 都可利用上述揭示的方法和技术内 容对本发明技术方案作出许多可能的变动和修饰， 或修改为等同变化的等效。
27、实施例。 因此， 凡是未脱离本发明技术方案的内容， 依据本发明的技术实质对以上实施例所做的任何简单 修改、 等同变化及修饰， 均仍属于本发明技术方案保护的范围内。 说 明 书 CN 103000504 A 7 1/6 页 8 图 1 图 2 说 明 书 附 图 CN 103000504 A 8 2/6 页 9 图 3 图 4 说 明 书 附 图 CN 103000504 A 9 3/6 页 10 图 5 图 6 说 明 书 附 图 CN 103000504 A 10 4/6 页 11 图 7 图 8 说 明 书 附 图 CN 103000504 A 11 5/6 页 12 图 9 图 10 说 明 书 附 图 CN 103000504 A 12 6/6 页 13 图 11 图 12 说 明 书 附 图 CN 103000504 A 13 。