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1、(10)申请公布号 CN 103035671 A (43)申请公布日 2013.04.10 CN 103035671 A *CN103035671A* (21)申请号 201210297126.0 (22)申请日 2012.08.20 H01L 29/06(2006.01) H01L 29/78(2006.01) H01L 21/336(2006.01) (71)申请人 上海华虹 NEC 电子有限公司 地址 201206 上海市浦东新区川桥路 1188 号 (72)发明人 钱文生 李娟娟 (74)专利代理机构 上海浦一知识产权代理有限 公司 31211 代理人 殷晓雪 (54) 发明名称 LD。
2、MOS 器件及其制造方法 (57) 摘要 本申请公开了一种 LDMOS 器件， 在沟道和漏 端之间具有第二导电类型的漂移区， 所述漂移区 的上表面水平， 在所述漂移区之上具有至少一块 第二导电类型的外延漂移区， 所述外延漂移区仅 分布在所述漂移区靠近沟道一侧的上方 ； 所述第 一导电类型、 第二导电类型分别是p型、 n型 ； 或者 相反。 在一个实施例中， 所述外延漂移区的上表面 呈水平状。在另一个实施例中， 所述外延漂移区 的上表面呈阶梯状， 且在从沟道到漏端的方向上 该外延层的厚度单调递减。本申请还公开了所述 LDMOS 器件的制造方法。所述漂移区和外延漂移 区共同构成了 LDMOS 器件。
3、的工作漂移区， 由于工 作漂移区靠近沟道一侧的厚度有增加， 有效地降 低了 LDMOS 器件的导通电阻， 并可获得较高的击 穿电压。 (51)Int.Cl. 权利要求书 2 页 说明书 6 页 附图 6 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 6 页 附图 6 页 1/2 页 2 1. 一种 LDMOS 器件， 在沟道和漏端之间具有第二导电类型的漂移区， 所述漂移区的上 表面水平， 其特征是， 在所述漂移区之上具有至少一块第二导电类型的外延漂移区， 所述外 延漂移区仅分布在所述漂移区靠近沟道一侧的上方 ； 所述第一导电类型、 第二导电类型分别。
4、是 p 型、 n 型 ； 或者相反。 2. 根据权利要求 1 所述的 LDMOS 器件， 其特征是， 所述外延漂移区的上表面呈水平状。 3. 根据权利要求 1 所述的 LDMOS 器件， 其特征是， 所述外延漂移区的上表面呈阶梯状， 且在从沟道到漏端的方向上该外延层的厚度单调递减。 4. 根据权利要求 2 或 3 所述的 LDMOS 器件， 其特征是， 所述外延漂移区为一块或多块 ； 当具有多块外延漂移区时， 它们之间或者紧挨着， 或者相距一段距离。 5.根据权利要求1所述的LDMOS器件， 其特征是， 所述外延漂移区的掺杂浓度为漂移区 的掺杂浓度的 0.5 倍 2 倍。 6.根据权利要求1所。
5、述的LDMOS器件， 其特征是， 所述外延漂移区的厚度为漂移区厚度 的 0.1 倍 1 倍。 7. 如权利要求 1 所述的 LDMOS 器件的制造方法， 其特征是， 包括如下步骤 ： 第 1 步， 在第一导电类型的衬底中采用离子注入工艺形成横向相邻的第一导电类型的 掺杂区和第二导电类型的漂移区 ； 第 2 步， 在硅片上形成栅氧化层及其上的多晶硅栅极， 栅氧化层横跨掺杂区和漂移区 的分界线 ； 第 3 步， 在栅氧化层和多晶硅栅极的两侧形成侧墙 ； 在掺杂区的中间位置形成第二导电类型的重掺杂源端， 重掺杂源端与漂移区之间且紧 挨栅氧化层的那部分掺杂区就是 LDMOS 器件的沟道 ； 在漂移区远。
6、离栅氧化层的那一端形成第二导电类型的重掺杂漏端 ； 在掺杂区中远离栅氧化层的那一端形成第一导电类型的重掺杂沟道引出端 ； 第 4 步， 在硅片表面淀积一层介质层， 然后采用光刻工艺在所述漂移区靠近侧墙处暴 露出外延窗口， 并在该外延窗口中以外延和原位掺杂工艺生长出第二导电类型的外延漂移 区， 最后去除介质层 ； 所述第一导电类型、 第二导电类型分别是 p 型、 n 型 ； 或者相反。 8. 根据权利要求 7 所述的 LDMOS 器件的制造方法， 其特征是， 所述方法第 4 步改为 ： 第 4a 步， 在硅片表面淀积第 n 介质层， 然后采用光刻工艺在所述漂移区靠近侧墙处暴 露出第 n 外延窗口。
7、， 并在该第 n 外延窗口中以外延和原位掺杂工艺生长出第 n 外延漂移区， 最后去除第 n 介质层 ； 所述 n 为自然数 ； 重复第4a步1次至多次， 每次所形成的外延漂移区均在上一次所形成的外延漂移区的 旁边， 或者紧挨着， 或者相距一段距离。 9. 根据权利要求 7 所述的 LDMOS 器件的制造方法， 其特征是， 将所述方法第 1 步改为 ： 在第一导电类型的衬底中采用离子注入工艺形成第二导电类型的阱， 在该阱中以离子注入 工艺形成横向相邻的第一导电类型的掺杂区和第二导电类型的漂移区 ； 其余各步骤不变。 10.根据权利要求7所述的LDMOS器件的制造方法， 其特征是， 将所述方法第1。
8、步改为 ： 在第一导电类型的衬底中采用离子注入工艺形成第二导电类型的阱， 在该阱中以离子注入 工艺形成横向相邻的第二导电类型的掺杂区和第一导电类型的漂移区 ； 其余各步骤相同但 权 利 要 求 书 CN 103035671 A 2 2/2 页 3 掺杂类型变为相反。 权 利 要 求 书 CN 103035671 A 3 1/6 页 4 LDMOS 器件及其制造方法 技术领域 0001 本申请涉及一种半导体集成电路器件， 特别是涉及 LDMOS（Laterally Diffused MOS， 横向扩散 MOS 晶体管） 器件。 背景技术 0002 LDMOS 器件经常被用作功率开关器件。请参阅图。
9、 1， 这是一种现有的 n 型 LDMOS 器 件的示意图。在 p 型衬底 （或外延层） 10 中具有横向相邻的 p 型掺杂区 11 和 n 型漂移区 12。 n 型漂移区 12 的上表面呈水平状。在 p 型掺杂区 11 的中间位置具有 n 型重掺杂源端 19。 栅氧化层 13 的一端在 n 型漂移区 12 之上， 另一端在 n 型重掺杂源端 19 之上， 中间部分在 p 型掺杂区 11 之上。栅氧化层 13 之上具有栅极 14。栅氧化层 13 和栅极 14 的两侧具有侧 墙 15。在 n 型漂移区 12 远离 p 型掺杂区 11 的一端具有 n 型重掺杂漏端 20。在 p 型掺杂 区 11 。
10、远离 n 型漂移区 12 的一端具有 p 型重掺杂沟道引出端 21。栅氧化层 13 下方的 p 型 掺杂区 11 是器件的沟道。 0003 如果在图 1a 的基础上增加一个 n 阱， 该 n 阱在 p 型衬底 （或外延层） 10 中， 而 n 型 掺杂区 11 和 p 型漂移区 12 均在该新增加的 n 阱中， 其余各部分结构相同， 但掺杂类型相 反， 则为非沟道隔离型的 p 型 LDMOS 器件。 0004 上述 LDMOS 器件是非沟道隔离型的， 还有一类沟道隔离型的 LDMOS 器件。如果在 图 1a 的基础上增加一个 n 阱， 该 n 阱在 p 型衬底 （或外延层） 10 中， 而 p。
11、 型掺杂区 11 和 n 型漂移区12均在该新增加的n阱中， 其余各部分结构相同， 掺杂类型也相同， 则为沟道隔离 型的 n 型 LDMOS 器件。 0005 为了减小功耗， 需要 LDMOS 器件具有尽可能低的导通电阻。因此在器件设计时总 是尽可能地减小漂移区的长度 （图 1a 中的尺寸 A） 、 和 / 或提高漂移区的掺杂浓度， 以降低 漂移区的串联电阻。LDMOS 器件都是高压器件， 击穿电压是其重要的特性参数。为了提高 击穿电压， 需要 LDMOS 器件尽可能具有较大的漂移区长度和较低的漂移区掺杂浓度。显然， LDMOS 器件的导通电阻和击穿电压是一对需要平衡的技术指标， 现有的 LD。
12、MOS 器件难以兼 顾。 发明内容 0006 本申请所要解决的技术问题是提供一种全新结构的 LDMOS 器件， 可以同时取得较 低的导通电阻和较高的击穿电压。 0007 为解决上述技术问题， 本申请 LDMOS 器件在沟道和漏端之间具有第二导电类型的 漂移区， 所述漂移区的上表面水平， 在所述漂移区之上具有至少一块第二导电类型的外延 漂移区， 所述外延漂移区仅分布在所述漂移区靠近沟道一侧的上方 ； 0008 所述第一导电类型、 第二导电类型分别是 p 型、 n 型 ； 或者相反。 0009 在一个实施例中， 所述外延漂移区的上表面呈水平状。 0010 在另一个实施例中， 所述外延漂移区的上表面。
13、呈阶梯状， 且在从沟道到漏端的方 说 明 书 CN 103035671 A 4 2/6 页 5 向上该外延层的厚度单调递减 （不是严格单调递减） 。 0011 在两个实施例中， 外延漂移区均可以是一块或多块。 当具有多块外延漂移区时， 它 们之间可以紧挨着， 也可以相距一段距离。 0012 所述外延漂移区如果是 n 型掺杂， 杂质优选为砷或磷 ； 如果是 p 型掺杂， 杂质优选 为硼。 0013 所述外延漂移区的掺杂浓度为漂移区的掺杂浓度的 0.5 倍 2 倍。 0014 所述外延漂移区的厚度为漂移区厚度的 0.1 倍 1 倍。 0015 本申请所述的 LDMOS 器件的制造方法包括如下步骤 。
14、： 0016 第 1 步， 在第一导电类型的衬底中采用离子注入工艺形成横向相邻的第一导电类 型的掺杂区和第二导电类型的漂移区 ； 0017 第 2 步， 在硅片上形成栅氧化层及其上的多晶硅栅极， 栅氧化层横跨掺杂区和漂 移区的分界线 ； 0018 第 3 步， 在栅氧化层和多晶硅栅极的两侧形成侧墙 ； 0019 在掺杂区的中间位置形成第二导电类型的重掺杂源端， 重掺杂源端与漂移区之间 且紧挨栅氧化层的那部分掺杂区就是 LDMOS 器件的沟道 ； 0020 在漂移区远离栅氧化层的那一端形成第二导电类型的重掺杂漏端 ； 0021 在掺杂区中远离栅氧化层的那一端形成第一导电类型的重掺杂沟道引出端 ；。
15、 0022 第 4 步， 在硅片表面淀积一层介质层， 然后采用光刻工艺在所述漂移区靠近侧墙 处暴露出外延窗口， 并在该外延窗口中以外延和原位掺杂工艺生长出第二导电类型的外延 漂移区， 最后去除介质层 ； 0023 所述第一导电类型、 第二导电类型分别是 p 型、 n 型 ； 或者相反。 0024 上述方法第 4 步适用于形成上表面水平的外延层。 0025 如果是上表面呈阶梯状的外延层， 上述方法第 4 步改为 ： 0026 第 4a 步， 在硅片表面淀积第 n 介质层， 然后采用光刻工艺在所述漂移区靠近侧墙 处暴露出第 n 外延窗口， 并在该第 n 外延窗口中以外延和原位掺杂工艺生长出第 n 。
16、外延漂 移区， 最后去除第 n 介质层 ； 所述 n 为自然数 ； 0027 重复第4a步1次至多次， 每次所形成的外延漂移区均在上一次所形成的外延漂移 区的旁边， 可以是紧挨着或相距一段距离。 0028 本申请所述的 LDMOS 器件中， 第二导电类型的漂移区与外延漂移区共同作为 LDMOS器件在工作时的漂移区。 该工作漂移区的厚度在沟道到漏端的方向上单调递减 （即非 严格单调递增） ， 在靠近栅极的易耗尽区域淀积与漂移区导电类型相同的硅外延层。当漏端 加高压时， 该工作漂移区仍然可以全部耗尽， 这使得 LDMOS 器件可以承受较高的击穿电压。 外延层优选采用原位 （在位） 掺杂， 可以很好。
17、地控制杂质的横向扩散， 这样硅外延层中的杂 质便不会增加下方漂移区的掺杂浓度， 也不会增加器件的碰撞电离。由于工作漂移区靠近 沟道一侧的厚度有增加， 有效地降低了 LDMOS 器件的导通电阻。因此， 本申请的 LDMOS 器件 可同时获得高击穿电压和低导通电阻， 器件特性比传统器件有很大的提高。 附图说明 0029 图 1 是现有的 n 型 LDMOS 器件的垂直剖面示意图 ； 说 明 书 CN 103035671 A 5 3/6 页 6 0030 图 2a 是本申请的 n 型 LDMOS 器件的实施例一的垂直剖面示意图 ； 0031 图 2b 是本申请的 p 型 LDMOS 器件的实施例一的。
18、垂直剖面示意图 ； 0032 图 3a 是本申请的 n 型 LDMOS 器件的实施例二的垂直剖面示意图 ； 0033 图 3b 是本申请的 p 型 LDMOS 器件的实施例二的垂直剖面示意图 ； 0034 图 4a 至图 4f 是本申请的 n 型 LDMOS 器件的实施例二的制造方法示意图。 0035 图中附图标记说明 ： 0036 10 为 p 型硅衬底 （或外延层） ； 11 为 p 型沟道 ； 11 为 n 型沟道 ； 12 为 n 型漂移区 ； 12 为 p 型漂移区 ； 13 为栅氧化层 ； 14 为多晶硅栅极 ； 15 为侧墙 ； 16 为第一介质层 ； 17 为第 二介质层 ； 。
19、18 为第三介质层 ； 19 为 n 型重掺杂源端 ； 19 为 p 型重掺杂源端 ； 20 为 n 型重掺 杂漏端 ； 20 为 p 型重掺杂漏端 ； 21 为 p 型重掺杂沟道引出端 ； 21 为 n 型重掺杂沟道引出 区 ； 80 为 n 型外延漂移区 ； 80 为 p 型外延漂移区 ； 81 为 n 型第一外延漂移区 ； 81 为 p 型 第一外延漂移区 ； 82 为 n 型第二外延漂移区 ； 82 为 p 型第二外延漂移区 ； 83 为 n 型第三外 延漂移区 ； 83 为 p 型第三外延漂移区 ； 90 为 n 阱。 具体实施方式 0037 请参阅图 2a， 这是本申请的非沟道隔离。
20、型的 n 型 LDMOS 器件的实施例一。在 p 型 衬底 （或外延层） 10 中具有横向相邻的 p 型掺杂区 11 和 n 型漂移区 12。n 型漂移区 12 的 上表面呈水平状。在 p 型掺杂区 11 的中间位置具有 n 型重掺杂源端 19。栅氧化层 13 的一 端在 n 型漂移区 12 之上， 另一端在 n 型重掺杂源端 19 之上， 中间部分在 p 型掺杂区 11 之 上。栅氧化层 13 之上具有栅极 14。栅氧化层 13 和栅极 14 的两侧具有侧墙 15。在 n 型漂 移区 12 远离 p 型掺杂区 11 的一端具有 n 型重掺杂漏端 20。在 p 型掺杂区 11 远离 n 型漂 。
21、移区 12 的一端具有 p 型重掺杂沟道引出端 21。栅氧化层 13 下方的 p 型掺杂区 11 是器件 的沟道。其与现有的 LDMOS 器件的区别仅在于 ： 在 n 型漂移区 12 之上具有一块 n 型外延漂 移区 80， 所述 n 型外延漂移区 80 的上表面水平， 所述 n 型外延漂移区 80 仅分布在 n 型漂移 区 12 靠近沟道一侧的上方。更具体地， 所述 n 型外延层 80 紧邻侧墙 15， 而与 n 型重掺杂漏 端 20 之间具有一段距离。 0038 可替换地， 图 2a 中一整块的 n 型外延漂移区 80 也可以分为多块， 这多块之间均保 持上表面为同一高度， 这多块之间 （。
22、以及与侧墙 15 之间） 可以彼此紧挨着， 也可以彼此相距 一段距离。 0039 在图 2a 基础上增加 n 阱 90， 该 n 阱 90 在 p 型衬底 （或外延层） 10 中， 且包围 n 型 掺杂区 11 和 p 型漂移区 12 ， 其余各部分结构相同但掺杂类型变为相反， 则形成了本申请 的 p 型 LDMOS 器件的实施例一， 如图 2b 所示。 0040 在图 2a 基础上增加 n 阱 90， 该 n 阱 90 在 p 型衬底 （或外延层） 10 中， 且包围 p 型 掺杂区11和n型漂移区12， 其余各部分结构相同， 掺杂类型也相同， 则形成了本申请的沟道 隔离型的 n 型 LDM。
23、OS 器件的实施例一， 未图示。 0041 请参阅图 3a， 这是本申请的非沟道隔离型的 n 型 LDMOS 器件的实施例二。其与现 有的 LDMOS 器件的区别仅在于 ： 在 n 型漂移区 12 之上具有三块 n 型外延层 81、 82、 83， 所述 三块 n 型外延层 81、 82、 83 仅分布在 n 型漂移区 12 靠近沟道一侧的上方。更具体地， 所述 三块 n 型外延层 81、 82、 83 紧邻侧墙 15， 而与 n 型重掺杂漏端 20 之间具有一段距离。从沟 说 明 书 CN 103035671 A 6 4/6 页 7 道到 n 型重掺杂漏端 20 的方向上所述三块 n 型外延。
24、层 81、 82、 83 的厚度单调递减， 这样作 为由这三块所组成的 n 型外延漂移区的上表面就呈阶梯状。可选地， 所述三块 n 型外延层 81、 82、 83 之间 （以及与侧墙 15 之间） 可以相互紧挨， 也可以相互间隔一段距离。 0042 在图 3a 基础上增加 n 阱 90， 该 n 阱 90 在 p 型衬底 （或外延层） 10 中， 且包围 n 型 掺杂区 11 和 p 型漂移区 12 ， 其余各部分结构相同但掺杂类型变为相反， 则形成了本申请 的 p 型 LDMOS 器件的实施例二， 如图 3b 所示。 0043 在图 3a 基础上增加 n 阱 90， 该 n 阱 90 在 p。
25、 型衬底 （或外延层） 10 中， 且包围 p 型 掺杂区11和n型漂移区12， 其余各部分结构相同， 掺杂类型也相同， 则形成了本申请的沟道 隔离型的 n 型 LDMOS 器件的实施例二， 未图示。 0044 上述实施例二中， 示例性地表示了 n 型外延层 80 分为三段 81、 82、 83， 其数量可缩 减为两段、 或扩展为四段以上。 0045 本申请所述的 LDMOS 器件在漂移区之上靠近沟道一侧新增至少一块与漂移区相 同掺杂类型的外延漂移区， 这两部分共同组成了 LDMOS 器件在工作时的漂移区 （为区分起 见， 称其为工作漂移区） 。所述外延漂移区优选采用原位掺杂的外延生长工艺， 。
26、从而可保证 该外延漂移区的掺杂杂质不会增加其下方的漂移区的掺杂浓度， 尤其不会增加未被外延层 覆盖的漂移区的掺杂浓度， 因此不会增加漂移区的碰撞电离强度。而且所述外延层仅分布 在靠近沟道一侧的漂移区上方， 而不分布在靠近漏端一侧的漂移区上方， 通过合理地选择 外延层的厚度和掺杂浓度， 可保证在漏端电压逐步增强时， 在碰撞电离发生之前， 整个工作 漂移区可被全部耗尽， 从而保持器件的击穿电压不变。 由于工作漂移区的有效厚度增大， 可 有效地降低器件的导通电阻。如果所述外延层是多次外延生长形成， 则每次外延生长的厚 度及原位掺杂的浓度都可各不相同。越靠近漏端的外延层， 其厚度越小， 掺杂浓度也越低。
27、， 这将更加有效地在工作时使整个工作漂移区全部耗尽， 实现高击穿电压与低导通电阻的同 时实现。 0046 下面以图 2a 所示的非沟道隔离型的 n 型 LDMOS 器件为例， 介绍其制造方法 ： 0047 第 1 步， 请参阅图 4a， 在 p 型衬底 10 中采用离子注入工艺形成横向相邻的 p 型掺 杂区 11 和 n 型漂移区 12。 0048 第 2 步， 请参阅图 4b， 在硅片上热氧化生长或淀积一层氧化硅， 在其上淀积一层多 晶硅， 采用光刻和刻蚀工艺形成栅氧化层 13 及其上的多晶硅栅极 14。栅氧化层 13 的一端 在 p 型掺杂区 11 上， 另一端在 n 型漂移区 12 上，。
28、 即其横跨 p 型掺杂区 11 和 n 型漂移区 12 的分界线。 0049 第 3 步， 请参阅图 4c， 在硅片上淀积一层介质材料， 例如氮化硅， 采用干法反刻工 艺去除该层介质材料， 从而在栅氧化层 13 和多晶硅栅极 14 的两侧由残留的介质材料形成 侧墙 15。 0050 在 p 型掺杂区 11 中紧挨着侧墙 15 采用离子注入工艺形成 n 型重掺杂源端 19。由 于侧墙 15 的阻挡， n 型重掺杂源端 19 在退火工艺之后位于 p 型掺杂区 11 的中间位置， 栅 氧化层 13 的一端位于 n 型重掺杂源端 19 之上， n 型重掺杂源端 19 与 n 型漂移区 12 之间 且在。
29、栅氧化层 13 之下的那部分 p 型掺杂区 11 就是 LDMOS 器件的沟道。 0051 在 n 型漂移区 12 的远离栅氧化层 13 的那一端采用离子注入工艺形成 n 型重掺杂 漏端 20。 说 明 书 CN 103035671 A 7 5/6 页 8 0052 在 p 型掺杂区 11 中远离栅氧化层 13 的那一端采用离子注入工艺形成 p 型重掺杂 沟道引出端 21。 0053 第 4a 步， 请参阅图 4d， 在整个硅片上淀积介质层 16， 例如氧化硅、 氮化硅、 氮氧化 硅等。然后采用光刻工艺在 n 型漂移区 12 之上靠近侧墙 15 的位置 （可以紧邻侧墙 15， 也 可与侧墙 1。
30、5 之间具有较小的一段距离） 暴露出一个外延窗口。接着在该外延窗口中采用外 延工艺生长出外延漂移区 80。最后去除介质层 16， 例如采用湿法腐蚀工艺。该外延漂移区 80 与 n 型重掺杂漏端 20 之间具有较大的一段距离。 0054 如果是要制造图 3a 所示的非沟道隔离型的 n 型 LDMOS 器件， 那么上述方法第 4 步 改为 ： 0055 第 4a 步， 请参阅图 4d， 在整个硅片上淀积第一介质层 16， 例如氧化硅、 氮化硅、 氮 氧化硅等。然后采用光刻工艺在 n 型漂移区 12 之上靠近侧墙 15 的位置 （可以紧邻侧墙 15， 也可与侧墙 15 之间具有较小的一段距离） 暴露。
31、出一个外延窗口。接着在该外延窗口中采用 外延工艺生长出第一外延漂移区 81。最后去除第一介质层 16， 例如采用湿法腐蚀工艺。该 第一外延漂移区 81 与 n 型重掺杂漏端 20 之间具有较大的一段距离。 0056 第 4b 步， 请参阅图 4e， 在整个硅片上淀积第二介质层 17， 例如氧化硅、 氮化硅、 氮 氧化硅等。然后采用光刻工艺在 n 型漂移区 12 之上靠近第一外延漂移区 81 的位置 （可以 紧邻第一外延漂移区 81， 也可与第一外延漂移区 81 之间具有较小的一段距离） 暴露出一个 外延窗口。 接着在该外延窗口中采用外延工艺生长出第二外延漂移区82。 最后去除第二介 质层 17。
32、， 例如采用湿法腐蚀工艺。该第二外延漂移区 82 与 n 型重掺杂漏端 20 之间具有较 大的一段距离。 0057 第 4c 步， 请参阅图 4f， 在整个硅片上淀积第三介质层 18， 例如氧化硅、 氮化硅、 氮 氧化硅等。然后采用光刻工艺在 n 型漂移区 12 之上靠近第二外延漂移区 82 的位置 （可以 紧邻第二外延漂移区 82， 也可与第二外延漂移区 82 之间具有较小的一段距离） 暴露出一个 外延窗口。 接着在该外延窗口中采用外延工艺生长出第三外延漂移区83。 最后去除第三介 质层 18， 例如采用湿法腐蚀工艺。该第三外延漂移区 83 与 n 型重掺杂漏端 20 之间具有较 大的一段距。
33、离。 0058 上述第 4a 至 4c 步为形成由三部分组成的外延漂移区的一个示例， 其可根据外延 层的组成数量不同而作相应增减。 0059 所述方法第 1 步、 第 3 步的离子注入之后都有退火工艺。第 1 步优选为高温炉退 火工艺， 第 3 步优选为快速热退火 （RTA） 工艺。 0060 所述方法第 4 步 （或第 4a 至 4c 步） 也可以放到第 3 步之前、 或者穿插在第 3 步之 间进行。如果在形成外延漂移区时没有侧墙 15 作为参照， 则需确保该外延漂移区距离沟道 一段距离， 以便于使栅氧化层跨越沟道与漂移区的分界线。 0061 将上述方法的第 1 步改为 ： 先在 p 型衬底。
34、 （或外延层） 10 中采用离子注入工艺形成 n 阱 90 （如图 3b 所示） ， 再该将 n 阱 90 中采用离子注入工艺形成横向相邻的 n 型掺杂区 11 和 p 型漂移区 12 。以后各步骤相同， 但各部分掺杂类型与离子注入类型相反， 则是本申请 的 p 型 LDMOS 器件的制造方法。 0062 将上述方法的第 1 步改为 ： 先在 p 型衬底 （或外延层） 10 中采用离子注入工艺形成 n 阱 （未图示） ， 再在将 n 阱中采用离子注入工艺形成横向相邻的 p 型掺杂区 11 和 n 型漂移 说 明 书 CN 103035671 A 8 6/6 页 9 区12。 以后各步骤相同， 。
35、各部分掺杂类型与离子注入类型也相同， 则是本申请的沟道隔离型 的 n 型 LDMOS 器件的制造方法。 0063 以上仅为本申请的优选实施例， 并不用于限定本申请。对于本领域的技术人员来 说， 本申请可以有各种更改和变化。凡在本申请的精神和原则之内， 所作的任何修改、 等同 替换、 改进等， 均应包含在本申请的保护范围之内。 说 明 书 CN 103035671 A 9 1/6 页 10 图 1 图 2a 说 明 书 附 图 CN 103035671 A 10 2/6 页 11 图 2b 图 3a 说 明 书 附 图 CN 103035671 A 11 3/6 页 12 图 3b 图 4a 说 明 书 附 图 CN 103035671 A 12 4/6 页 13 图 4b 图 4c 说 明 书 附 图 CN 103035671 A 13 5/6 页 14 图 4d 图 4e 说 明 书 附 图 CN 103035671 A 14 6/6 页 15 图 4f 说 明 书 附 图 CN 103035671 A 15 。