《记忆元件及其制造方法.pdf》由会员分享，可在线阅读，更多相关《记忆元件及其制造方法.pdf（14页珍藏版）》请在专利查询网上搜索。
1、10申请公布号CN104037207A43申请公布日20140910CN104037207A21申请号201310073110622申请日20130307H01L29/423200601H01L29/788200601H01L29/792200601H01L27/115200601H01L21/8247200601H01L21/33620060171申请人旺宏电子股份有限公司地址中国台湾新竹科学工业园区力行路16号72发明人颜士贵74专利代理机构北京中原华和知识产权代理有限责任公司11019代理人寿宁张华辉54发明名称记忆元件及其制造方法57摘要本发明是有关于一种记忆元件及其制造方法。该记忆元。
2、件包括第一介电层、T型栅极、二电荷储存层以及二第二介电层。其中第一介电层配置于衬底上。T型栅极配置于第一介电层上且具有上部栅极及下部栅极，二空隙分别存在于下部栅极的两侧以及上部栅极与衬底之间。电荷储存层分别嵌入空隙中。第二介电层配置于电荷储存层与上部栅极之间、电荷储存层与下部栅极之间以及电荷储存层与衬底之间。本发明还提供了一种记忆元件的制造方法。借此，本发明通过T型栅极的下部栅极将两个电荷储存区域隔开，可以提供定位的电荷储存区域，以使电荷可以完全定位化储存，减少第二位元效应，并降低编程干扰。51INTCL权利要求书2页说明书7页附图4页19中华人民共和国国家知识产权局12发明专利申请权利要求书。
3、2页说明书7页附图4页10申请公布号CN104037207ACN104037207A1/2页21一种记忆元件，其特征在于其包括一第一介电层，配置于一衬底上；一T型栅极，配置于该第一介电层上且具有一上部栅极及一下部栅极，其中二空隙分别存在于该下部栅极的两侧以及该上部栅极与该衬底之间；二电荷储存层，分别嵌入该些空隙中；以及二第二介电层，配置于该些电荷储存层与该上部栅极之间、该些电荷储存层与该下部栅极之间以及该些电荷储存层与该衬底之间。2根据权利要求1所述的记忆元件，其特征在于其中该第一介电层的厚度小于等于该些第二介电层的厚度。3根据权利要求1所述的记忆元件，其特征在于其中该下部栅极的厚度与该上部栅。
4、极的厚度的比值为21/25。4根据权利要求1所述的记忆元件，其特征在于其中各电荷储存层的边界突出于该上部栅极的边界。5一种记忆元件的制造方法，其特征在于其包括以下步骤在一衬底上形成多个堆叠结构，各堆叠结构包括由下向上配置的一第一介电层、一下部栅极以及一牺牲图案，其中二空隙分别存在于各下部栅极的两侧以及对应的该牺牲图案与该衬底之间；在各牺牲图案下方的该些空隙中形成二电荷储存层以及二第二介电层，其中该些第二介电层配置于该些电荷储存层与该牺牲图案之间、该些电荷储存层与该下部栅极之间以及该些电荷储存层与该衬底之间；形成一第三介电层以填满该些堆叠结构之间的多个间隙；移除该些牺牲图案，以在该第三介电层中形。
5、成多个开口；以及在该些开口中分别形成多个上部栅极，其中各上部栅极以及对应的该下部栅极构成一T型栅极。6根据权利要求5所述的记忆元件的制造方法，其特征在于其中形成该些堆叠结构的方法包括在该衬底上依序形成一第一介电材料层、一下部栅极材料层及一牺牲层；在该牺牲层上形成一图案化掩膜层；以该图案化掩膜层为掩膜，移除部分该牺牲层及部分该下部栅极材料层，以形成该些下部栅极以及位于该些下部栅极上的该些牺牲图案；削减该些下部栅极的宽度，以在各牺牲图案的下方形成二底切；以及移除未被经削减的该些下部栅极覆盖的该第一介电材料层，以分别在该些下部栅极的下方形成该些第一介电层。7根据权利要求6所述的记忆元件的制造方法，其。
6、特征在于其中该牺牲层的材料包括氮化硅。8根据权利要求5所述的记忆元件的制造方法，其特征在于其中形成该些电荷储存层及该些第二介电层的方法包括在该衬底上形成一第二介电材料层，其中该第二介电材料层覆盖该些堆叠结构以及该些堆叠结构之间的该衬底；权利要求书CN104037207A2/2页3形成一电荷储存材料层，其中该电荷储存材料层覆盖该第二介电材料层并填满该些空隙；以及移除部分该电荷储存材料层及部分该第二介电材料层。9根据权利要求5所述的记忆元件的制造方法，其特征在于其中该些第一介电层的厚度小于等于该些第二介电层的厚度。10根据权利要求5所述的记忆元件的制造方法，其特征在于其中该些下部栅极的厚度与该些上。
7、部栅极的厚度的比值为21/25。权利要求书CN104037207A1/7页4记忆元件及其制造方法技术领域0001本发明涉及一种半导体元件及其制造方法，特别是涉及一种记忆元件及其制造方法。背景技术0002在各种记忆体产品中，非易失性记忆体允许多次的数据编程、读取及擦除操作，甚至在记忆体的电源中断后还能保存储存于其中的数据。由于这些优点，非易失性记忆体已成为个人电脑与电子设备中广泛使用的记忆体。熟知的应用电荷储存结构的可电编程及擦除非易失性记忆体技术,如电子可擦除可编程只读记忆体（EEPROM）及快闪记忆体（FLASHMEMORY），已使用于各种现代化应用中。0003快闪记忆体设计成具有记忆胞阵列。
8、，其可以独立地编程与读取。一般的快闪记忆体记忆胞将电荷储存于浮置栅。另一种快闪记忆体使用非导体材料（例如氮化硅）所组成的电荷捕捉结构,以取代浮置栅的导体材料。当电荷捕捉记忆胞被编程时，电荷被捕捉且不会移动穿过非导体的电荷捕捉结构。在不持续供应电源时，电荷会一直保持在电荷捕捉层中，维持其数据状态，直到记忆胞被擦除。电荷捕捉记忆胞可以被操作成为二端记忆胞（TWOSIDEDCELL）。也就是说,由于电荷不会移动穿过非导体电荷捕捉层,因此电荷可位于不同的电荷捕捉处。换言之，在电荷捕捉结构型的快闪记忆元件中，在每一个记忆胞中可以储存一个位元以上的信息。通常，具有电荷捕捉结构的记忆胞可储存四种不同的位元组。
9、合（00、01、10与11），每一种有对应的启始电压。在读取操作期间，流过记忆胞的电流因记忆胞的启始电压而不同。通常，此电流可具有四个不同的值，其中每一个对应于不同的启始电压。因此，借由检测此电流，可以判定储存于记忆胞中的位元组合。0004全部有效的电荷范围或启始电压范围可以归类为记忆体操作裕度（MEMORYOPERATIONWINDOW）。换言之，记忆体操作裕度借由编程电平（LEVEL）与擦除电平之间的差异来定义。由于记忆胞操作需要各种状态之间的良好电平分离，因此需要大的记忆体操作裕度。然而，二位元记忆胞的效能通常随着所谓第二位元效应而降低。在第二位元效应下，在电荷捕捉结构中定域化的电荷彼此。
10、互相影响。例如，在反向读取期间，施加读取偏压至漏极端且检测到储存在靠近源极区的电荷（即第一位元）。然而，之后靠近漏极区的位元（即第二位元）产生读取靠近源极区的第一位元的电位障。此能障可借由施加适当的偏压来克服，使用漏极感应能障降低（DIBL）效应来抑制靠近漏极区的第二位元的效应，且允许检测第一位元的储存状态。然而，当靠近漏极区的第二位元被编程至高启始电压状态且靠近源极区的第一位元在未编程状态时，第二位元实质上提高了能障。因此，随着关于第二位元的启始电压增加，第一位元的读取偏压已不足够克服第二位元产生的电位障。因此，由于第二位元的启始电压增加，第一位元的启始电压提高，因而降低了记忆体操作裕度。第。
11、二位元效应减少了二位元记忆体的操作裕度。因此，亟需一种可以抑制记忆元件中的第二位元效应的方法与元件。0005由此可见，上述现有的记忆元件及其制造方法在产品结构、制造方法与使用上，显说明书CN104037207A2/7页5然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的记忆元件及其制造方法,实属当前重要研发课题之一，亦成为当前业界极需改进的目标。发明内容0006本发明的目的在于，克服现有的记忆。
12、元件及其制造方法存在的缺陷,而提供一种新的记忆元件及其制造方法，所要解决的技术问题是使其可以提供定位的电荷储存区域，以使电荷可以完全定位化储存，减少第二位元效应，并降低编程干扰，非常适于实用。0007本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆元件，其包括第一介电层、T型栅极、二电荷储存层以及二第二介电层。第一介电层配置于衬底上。T型栅极配置于第一介电层上且具有上部栅极及下部栅极，其中二空隙分别存在于下部栅极的两侧以及上部栅极与衬底之间。电荷储存层分别嵌入空隙中。第二介电层配置于电荷储存层与上部栅极之间、电荷储存层与下部栅极之间以及电荷储存层与衬底之间。00。
13、08本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。0009前述的记忆元件，其中所述第一介电层的厚度小于等于第二介电层的厚度。0010前述的记忆元件，其中所述下部栅极的厚度与上部栅极的厚度的比值为约21/25。0011前述的记忆元件，还包括二掺杂区及字线。掺杂区配置于T型栅极两侧的衬底中。字线配置于T型栅极上且与T型栅极电性连接。0012前述的记忆元件，其中所述电荷储存层的材料包括氮化硅或掺杂多晶硅。0013前述的记忆元件，其中各电荷储存层的边界突出于上部栅极的边界。0014本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆元件的制造方法。其包括以下步骤。
14、在衬底上形成多个堆叠结构，各堆叠结构包括由下向上配置的第一介电层、下部栅极以及牺牲图案，其中二空隙分别存在于各下部栅极的两侧以及对应的牺牲图案与衬底之间。在各牺牲图案下方的空隙中形成二电荷储存层以及二第二介电层，其中第二介电层配置于电荷储存层与牺牲图案之间、电荷储存层与下部栅极之间以及电荷储存层与衬底之间。形成第三介电层以填满堆叠结构之间的多个间隙。移除牺牲图案，以在第三介电层中形成多个开口。在开口中分别形成多个上部栅极，其中各上部栅极以及对应的下部栅极构成一T型栅极。0015本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。0016前述的记忆元件的制造方法，其中形成上述堆叠结构的方。
15、法包括以下步骤。在衬底上形成第一介电材料层、下部栅极材料层及牺牲层。在牺牲层上形成图案化掩膜层。以图案化掩膜层为掩膜，移除部分牺牲层及部分下部栅极材料层，以形成下部栅极以及位于下部栅极上的牺牲图案。削减下部栅极的宽度，以在各牺牲图案的下方形成二底切。移除未被经削减的下部栅极覆盖的第一介电材料层，以分别在下部栅极的下方形成第一介电层。0017前述的记忆元件的制造方法，其中所述图案化掩膜层的材料包括光阻、先进图案说明书CN104037207A3/7页6化薄膜或其组合。0018前述的记忆元件的制造方法，其中形成上述第一介电材料层的方法包括进行炉管工艺、化学气相沉积工艺或原子层沉积工艺。0019前述的。
16、记忆元件的制造方法，其中削减上述下部栅极的宽度的方法包括进行湿蚀刻工艺。0020前述的记忆元件的制造方法，其中移除未被经削减的上述下部栅极覆盖的第一介电材料层的方法包括进行湿蚀刻工艺。0021前述的记忆元件的制造方法，其中所述牺牲层的材料包括氮化硅。0022前述的记忆元件的制造方法，其中形成上述电荷储存层及第二介电层的方法包括以下步骤。在衬底上形成第二介电材料层，其中第二介电材料层覆盖堆叠结构以及堆叠结构之间的衬底。形成电荷储存材料层，其中电荷储存材料层覆盖第二介电材料层并填满空隙。移除部分电荷储存材料层及部分第二介电材料层。0023前述的记忆元件的制造方法，其中形成上述第二介电材料层的方法包。
17、括进行化学气相沉积工艺或原子层沉积工艺。0024前述的记忆元件的制造方法，其中形成上述电荷储存材料层的方法包括进行炉管工艺、化学气相沉积工艺或原子层沉积工艺。0025前述的记忆元件的制造方法，其中移除部分电荷储存材料层及部分第二介电材料层的方法包括进行干蚀刻工艺。0026前述的记忆元件的制造方法，其中在形成上述电荷储存层以及第二介电层的步骤之后以及在形成第三介电层的步骤之前，上述方法还包括在堆叠结构两侧的衬底中形成多个掺杂区。在形成上述上部栅极的步骤之后，上述方法还包括在T型栅极上形成字线，且字线与T型栅极电性连接。0027前述的记忆元件的制造方法，其中所述第一介电层的厚度小于等于第二介电层的。
18、厚度。0028前述的记忆元件的制造方法，其中所述下部栅极的厚度与上部栅极的厚度的比值为约21/25。0029本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明记忆元件及其制造方法至少具有下列优点及有益效果在本发明所制造的记忆元件中，通过T型栅极的下部栅极将两个电荷储存区域隔开，可以提供定位的电荷储存区域，以使电荷可以完全定位化储存，得到较佳的第二位元，并大幅减少编程干扰。0030综上所述,本发明是有关于一种记忆元件及其制造方法。该记忆元件,其包括第一介电层、T型栅极、二电荷储存层以及二第二介电层。第一介电层配置于衬底上。T型栅极配置于第一介电层上且具有上部栅极及下部栅极，其。
19、中二空隙分别存在于下部栅极的两侧以及上部栅极与衬底之间。电荷储存层分别嵌入空隙中。第二介电层配置于电荷储存层与上部栅极之间、电荷储存层与下部栅极之间以及电荷储存层与衬底之间。本发明在技术上有显著的进步，并具有明显的积极效果,诚为一新颖、进步、实用的新设计。0031上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。说明书CN104037207A4/7页7附图说明0032图1A至1H是依照本发明一实施例所绘示的记忆元件的制造方法的剖面示意图。0。
20、033图1H1是依照本发明另一实施例所绘示的记忆元件的剖面示意图。00341、1A记忆元件10衬底003512第一介电材料层12A第一介电层003614下部栅极材料层14A、14B下部栅极003715底切16牺牲层003816A牺牲图案17图案化掩膜层003918先进图案化薄膜19光阻层004020空隙21堆叠结构004122第二介电材料层22A间隙壁004222B第二介电层23掺杂区004324A电荷储存材料层24A电荷储存层004425间隙26第三介电层004527开口28上部栅极004629T型栅极30字线0047T1、T2厚度具体实施方式0048为更进一步阐述本发明为达成预定发明目的所。
21、采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的记忆元件及其制造方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。0049有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明,应当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。0050图1A至1H是依照本发明一实施例所绘示的记忆元件的制造方法的剖面示意图。0051请参阅图1A所示，在衬底10上依序形成第一介电材料层12、下部栅极材料层14及牺牲层16。衬。
22、底10的材料包括半导体，例如硅或绝缘层上有硅（SOI）。衬底10的材料也可以是其他的半导体化合物。第一介电材料层12的材料例如是氧化硅或其他合适的材料。第一介电材料层12的形成方法包括进行炉管氧化法、化学气相沉积工艺、原子层沉积工艺或其他合适的工艺。下部栅极材料层14的材料包括掺杂多晶硅。下部栅极材料层14的形成方法例如是利用化学气相沉积工艺形成未掺杂多晶硅层后，进行离子植入步骤以形成。或者，下部栅极材料层14的形成方法也可以是利用化学气相沉积工艺形成多晶硅层并在临场进行掺杂。牺牲层16的材料包括氮化硅，且其形成方法包括进行化学气相沉积工艺、原子层沉积工艺或其他合适的工艺。此外，第一介电材料层。
23、12的厚度例如是约3080埃，下部栅极材料层14的厚度例如是约80200埃，且牺牲层16的厚度例如是约1002,000埃。说明书CN104037207A5/7页80052接着，在牺牲层16上形成图案化掩膜层17。图案化掩膜层17的材料包括光阻、应用材料公司（APPLIEDMATERIALS,INCOFSANTACLARA,CALIFORNIA）的先进图案化薄膜（ADVANCEDPATTERNINGFILMTM,APF）、或其组合。在一实施例中，图案化掩膜层17为包括下层的先进图案化薄膜18以及上层的光阻层19的堆叠结构，如图1A所示。光阻层19的图案可以经由曝光与显影的方式形成。先进图案化薄膜。
24、18的图案则可以通过蚀刻工艺将光阻层19的图案向下转移而成。在另一实施例中（未绘示），图案化掩膜层17也可以是单一膜层。0053请参阅图1B所示，以图案化掩膜层17为掩膜，移除部分牺牲层16及部分下部栅极材料层14，以形成至少二下部栅极14A以及位于下部栅极14A上的多个牺牲图案16A。移除部分牺牲层16及部分下部栅极材料层14的方法包括进行干蚀刻工艺或其他合适的工艺。然后,移除图案化掩膜层17。移除图案化掩膜层17的方法包括进行干蚀刻工艺或其他合适的工艺。0054请参阅图1C所示，削减下部栅极14A的宽度，以在各牺牲图案16A的下方产生底切15。具体言之，经削减的下部栅极14B使得牺牲图案1。
25、6A的部分底部裸露出来。削减下部栅极14A的宽度的方法包括进行湿蚀刻工艺或其他合适的工艺。0055请参阅图1D所示，移除未被经削减的下部栅极14B覆盖的第一介电材料层12，以分别在下部栅极14B的下方形成多个第一介电层12A。移除未被经削减的下部栅极14B覆盖的第一介电材料层12的方法包括进行湿蚀刻工艺或其他合适的工艺。此时，二空隙20分别存在于各下部栅极14B的两侧以及对应的牺牲图案16A与衬底10之间。此空隙20作为定位储存空间（LOCALSTORAGESPACE）。各第一介电层12A、对应的下部栅极14B以及对应的牺牲图案16A构成堆叠结构21。0056基于上述，可在衬底10上形成多个堆。
26、叠结构21，各堆叠结构21包括由下向上配置的第一介电层12A、下部栅极14B以及牺牲图案16A，其中二空隙20分别存在于各下部栅极14B的两侧以及对应的牺牲图案16A与衬底10之间。可参照图1A至1D的步骤或其他合适的步骤形成上述的堆叠结构21。0057请参阅图1E所示，在衬底10上形成第二介电材料层22,其中第二介电材料层22覆盖堆叠结构21以及堆叠结构21之间的衬底10。具体言之,第二介电材料层22共形地完全覆盖堆叠结构21的上表面、侧壁与底部以及衬底10的表面。第二介电材料层22填入于图1D所示的空隙20之中,但未填满空隙20。第二介电材料层22的厚度大于等于第一介电层12A的厚度。第二。
27、介电材料层22的厚度例如是约3080埃。第二介电材料层22的材料例如是氧化硅，且其形成方法包括进行临场蒸气产生（ISSG）氧化法、化学气相沉积工艺或原子层沉积工艺。特别要说明的是，第二介电材料层22可以采用沉积工艺，以避免将下部栅极14B氧化。或者，可采用任何适合的工艺来制作第二介电材料层22，只要不将下部栅极14B全部氧化即可。然后,形成电荷储存材料层24,其中电荷储存材料层24覆盖第二介电材料层22并填满空隙20。电荷储存材料层24的材料包括氮化硅或掺杂多晶硅。氮化硅的形成方法例如是炉管氮化法、化学气相沉积工艺或原子层沉积工艺。掺杂多晶硅的形成方法例如是利用化学气相沉积工艺形成多晶硅层并在。
28、临场进行掺杂。0058请参阅图1F所示，移除部分电荷储存材料层24及部分第二介电材料层22，以在各牺牲图案16A下方的二空隙20中形成二电荷储存层24A以及二第二介电层22B。第二介说明书CN104037207A6/7页9电层22B配置于电荷储存层24A与牺牲图案16A之间、电荷储存层24A与下部栅极14B之间以及电荷储存层24A与衬底之间10。移除部分电荷储存材料层24及部分第二介电材料层22的方法包括进行非等向蚀刻工艺，例如干蚀刻工艺。此外，在形成电荷储存层24A以及第二介电层22B的步骤中，也可以同时在各牺牲图案16A的侧壁形成间隙壁22A。0059接着，在堆叠结构21两侧的衬底10中形。
29、成多个掺杂区23,其中相邻的堆叠结构21共用一个掺杂区23。形成掺杂区23的方法包括进行离子植入工艺。掺杂区23的导电类型与衬底10的导电类型不同。在一实施例中,当衬底10有P型掺杂；掺杂区23有N型掺杂。在另一实施例中，衬底10有N型掺杂；掺杂区23有P型掺杂。N型掺杂例如是磷或砷；P型掺杂例如是硼或二氟化硼。掺杂区23做为记忆元件的源极区或漏极区。0060之后，形成第三介电层26以填满堆叠结构21之间的多个间隙25。具体言之，第三介电层26填入相邻两个堆叠结构21之间的间隙25且具有平坦的表面，并裸露出堆叠结构21的牺牲图案16A的表面。第三介电层26的材料包括氧化硅，且其形成方法包括借由。
30、化学气相沉积工艺形成介电材料层，之后再进行平坦化工艺。平坦化工艺例如是回蚀刻工艺或是化学机械研磨工艺（CMP）。0061请参阅图1G所示，移除牺牲图案16A，以在第三介电层26中形成多个开口27。具体言之，开口27裸露出第二介电层22B的表面及下部栅极14B的表面。移除牺牲图案16A的方法包括进行等向性蚀刻工艺，例如干蚀刻工艺、湿蚀刻工艺或其他合适的工艺。0062请参阅图1H所示，在开口27中分别形成多个上部栅极28,其中各上部栅极28以及对应的下部栅极14B构成一T型栅极29。上部栅极28的材料包括掺杂多晶硅。上部栅极28的形成方法包括借由化学气相沉积工艺形成上部栅极材料层,其中上部栅极材料。
31、层覆盖第三介电层26并填入开口27。上部栅极材料层例如是利用化学气相沉积工艺形成未掺杂多晶硅层后，进行离子植入步骤。或者，上部栅极材料层的形成方法也可以是利用化学气相沉积工艺形成多晶硅层并在临场进行掺杂。之后，利用化学机械研磨工艺移除开口27外的上部栅极材料层以形成。0063接着，在T型栅极29上形成字线30，且字线30与T型栅极29电性连接。在一实施例中，字线30延伸的方向与掺杂区23延伸的方向不同，例如是两者大致呈垂直。字线30的形成的方法包括先形成毯覆式的字线材料层,然后将字线材料层图案化以形成。字线材料层的材料包括导体材料,例如掺杂多晶硅、金属、金属合金或其组合。掺杂多晶硅的形成方法例。
32、如是利用化学气相沉积工艺形成未掺杂多晶硅层后,进行离子植入步骤以形成。掺杂多晶硅的形成方法也可以是利用化学气相沉积工艺形成多晶硅层并在临场进行掺杂。金属或金属合金的形成方法例如是溅镀法或是化学气相沉积工艺，或其他合适的工艺。至此，完成本发明的记忆元件1。0064以下，将参照图1H说明本发明的记忆元件。本发明的记忆元件1包括多个记忆胞（例如图1H以两个记忆胞为例），每一个记忆胞包括第一介电层12A、T型栅极29、二电荷储存层24A、二第二介电层22B、二掺杂区23与字线30。第一介电层12A配置于衬底10上。第一介电层12A的厚度为约3080埃。T型栅极29配置于第一介电层12A上且具有上部栅极。
33、28及下部栅极14B。下部栅极14B的厚度为约80200埃，上部栅极28的厚度为约1002,000埃。此外，下部栅极14B的厚度与上部栅极28的厚度的比值为约21/25。在此，二空隙20分别存在于下部栅极14B的两侧以及上部栅极28与衬底10之间。在一实说明书CN104037207A7/7页10施例中，下部栅极14B的侧壁与第一介电层12A的侧壁切齐。掺杂区23配置于T型栅极29两侧的衬底10中。字线30配置于T型栅极29上且与T型栅极29电性连接。0065电荷储存层24A分别嵌入空隙20中。电荷储存层24A的材料包括氮化硅或掺杂多晶硅。在一实施例中,各电荷储存层24A的边界突出于上部栅极28。
34、的边界,如图1H所示。在另一实施例中（未绘示），各电荷储存层24A的边界也可以与上部栅极28的边界切齐。第二介电层22B配置于电荷储存层24A与上部栅极28之间、电荷储存层24A与下部栅极14B之间以及电荷储存层24A与衬底10之间。第二介电层22B的厚度为约3080埃。此外,第一介电层12A的厚度T1小于等于第二介电层22B的厚度T2。在图1H的实施例中，是以第一介电层12A的厚度T1等于第二介电层22B的厚度T2为例来说明，但本发明并不以此为限。在另一实施例中，第一介电层12A的厚度T1也可以小于第二介电层22B的厚度T2，如图1H1的记忆元件1A所示。0066在本发明的记忆元件1与1A的。
35、各个记忆胞中，第一介电层12A作为栅介电层。位于电荷储存层24A下方的第二介电层22B作为穿隧介电层，且位于电荷储存层24A与下部栅极14B之间以及位于电荷储存层24A与上部栅极28之间的第二介电层22B作为衬层或栅间介电层。在此实施例中，衬层/或栅间介电层及穿隧介电层的厚度相同，但本发明并不以此为限。本领域具有通常知识得技术人员应了解，也可以制作具有不同厚度的衬层/栅间介电层及穿隧介电层。掺杂区23作为源极/漏极。0067综上所述，本发明的记忆元件借由T型栅极的下部栅极（其为导体材料例如为掺杂多晶硅）将两个电荷储存层隔开，可以提供定位的电荷储存区域，以使电荷可以完全定位化储存，减少第二位元效。
36、应，并降低编程干扰。此外，在本发明的记忆元件的制造方法中，通过T型栅极的设计以及使穿隧介电层（即电荷储存层下方的第二介电层）的厚度大于等于栅介电层（即第一介电层）的厚度的方式，可将两个电荷储存区域有效地隔开,以大幅减少第二位元效应，进而提升元件效能。0068以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。说明书CN104037207A101/4页11图1A图1B图1C说明书附图CN104037207A112/4页12图1D图1E图1F说明书附图CN104037207A123/4页13图1G图1H说明书附图CN104037207A134/4页14图1H1说明书附图CN104037207A14。